KR19980060724A - 반도체 메모리장치의 dc 신호 측정회로 - Google Patents

반도체 메모리장치의 dc 신호 측정회로 Download PDF

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KR19980060724A
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Abstract

본 발명은 반도체 메모리장치의 DC 신호 측정회로를 제공한다. 본 발명에 따른 DC 신호 측정회로는, 입력핀을 통해 입력되는 고전압신호에 응답하여 테스트 마스터신호를 발생하는 테스트 마스터신호 발생기와, 소정의 제1, 제2, 및 제3신호들에 응답하여 제어신호를 발생하는 제어신호 발생기와, 상기 테스트 마스터신호 및 상기 제어신호에 응답하여 DC 테스트 마스터 클락을 발생하는 DC 테스트 마스터 클락 발생기, 및 상기 DC 테스트 마스터 클락에 응답하여 칩 내부의 복수개의 DC 신호들을 복수개의 입출력핀을 통해 출력시키는 DC 테스트 제어기를 구비하는 것을 특징으로 한다. 따라서 본 발명에 따른 DC 신호 측정회로를 반도체 메모리장치에 채용하면, 패키지 상태에서 특정 출력핀들에서 칩 내부의 DC 신호의 전압레벨을 측정할 수 있다. 이에 따라 패키지 상태에서 DC 신호의 전압레벨의 변화에 의한 불량을 효과적으로 스크린할 수 있으며, 궁극적으로 제품의 특성 및 신뢰성을 향상시킬 수 있는 장점이 있다.

Description

반도체 메모리장치의 DC 신호 측정회로
본 발명은 반도체 메모리장치의 DC 신호 측정회로에 관한 것으로, 특히 패키지 상태에서 입력핀을 통해 소정의 신호들을 인가함으로써 출력핀에서 칩 내부의 DC 신호의 레벨을 측정할 수 있도록 하는 DC 신호 측정회로에 관한 것이다.
반도체 메모리장치가 정상적으로 동작하기 위해서는 여러 가지의 칩 내부회로가 동작하게 되는 데, 그중에서도 가장 기본적으로 동작이 이루어져야 하는 것이 칩의 대기상태와 활성화상태에서 내부회로의 필요한 곳에 일정한 전압레벨을 공급하는 DC전압 발생기이다. 따라서 테스트시 DC 신호의 전압레벨은 칩이 정상적으로 동작하는지 여부를 판단하는 중요한 척도로 간주되고 있다. 종래에는 이러한 DC 전압레벨의 측정은 웨이퍼 테스트 단계에서만 수행되어 불량 칩의 스크린(Screen) 및 각종 특성검토에 활용되고 있으나, 칩이 조립된 이후 즉 패키지 상태에서는 DC 전압레벨이 측정되지 않는 단점이 있다. 그런데 패키지 상태에서 번인(Burn-in)등 스트레스성 요인에 의해 미세한 단락등이 발생하거나 긴 싸이클에 의해 DC 전압레벨이 상승 또는 저하하여 칩이 정상적으로 동작하지 못하는 경우가 있다. 그러나 종래의 반도체 메모리장치에서는 패키지 상태에서 불량원인을 밝히기 위한 DC 전압레벨을 측정하는 것이 불가능하며, 현재 가장 많은 부분을 차지하고 있는 LOC(Lead On Chip) 패키지의 경우에는 디캡(Decap)을 하여 DC 패드를 통해 측정하려고 하더라도 리드(Lead)가 패드 부위를 가리고 있으므로 측정이 불가능하다.
따라서 본 발명의 목적은, 패키지 상태에서도 출력핀에서 칩 내부의 DC 신호의 레벨을 측정할 수 있도록 하는 반도체 메모리장치의 DC 신호 측정회로를 제공하는 데 있다.
도 1은 본 발명에 따른 DC 신호 측정회로의 블락도
도 2는 도 1에 도시된 DC 신호 측정회로의 테스트 마스터신호 발생수단의 회로도
도 3은 도 2에 도시된 테스트 마스터신호 발생수단의 입출력 특성도
도 4는 도 1에 도시된 DC 신호 측정회로의 제어신호 발생수단의 회로도
도 5는 도 1에 도시된 DC 신호 측정회로의 DC 테스트 마스터클락 발생수단의 회로도
도 6은 도 1에 도시된 DC 신호 측정회로의 DC 테스트 제어수단의 회로도
도 7은 도 1에 도시된 DC 신호 측정회로의 동작 타이밍도
상기 목적을 달성하기 위한 본 발명에 따른 DC 신호 측정회로는, 입력핀을 통해 입력되는 고전압신호에 응답하여 테스트 마스터신호를 발생하는 테스트 마스터신호 발생수단과, 소정의 제1, 제2, 및 제3신호들에 응답하여 제어신호를 발생하는 제어신호 발생수단과, 상기 테스트 마스터신호 및 상기 제어신호에 응답하여 DC 테스트 마스터 클락을 발생하는 DC 테스트 마스터 클락 발생수단, 및 상기 DC 테스트 마스터 클락에 응답하여 칩 내부의 복수개의 DC 신호들을 복수개의 입출력핀을 통해 출력시키는 DC 테스트 제어수단을 구비하는 것을 특징으로 한다.
여기에서 상기 고전압신호는 7V 이상의 신호인 것이 바람직하다. 상기 소정의 제1신호는 외부에서 입력되는(로우 어드레스 스트로브) 신호이고, 상기 소정의 제2신호는 외부에서 입력되는(칼럼 어드레스 스트로브) 신호이며, 상기 소정의 제3신호는 외부에서 입력되는(라이트 인에이블) 신호이다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명에 따른 DC 신호 측정회로의 블락도이다.
도 1을 참조하면, 상기 본 발명에 따른 DC 신호 측정회로는, 테스트 마스터신호 발생수단(1)과, 제어신호 발생수단(3)과, DC 테스트 마스터클락 발생수단(5)와, DC 테스트 제어수단(7)을 구비한다. 상기 테스트 마스터신호 발생수단(1)은, 어드레스 핀과 같은 특정 입력핀를 통해 입력되는 7V 이상의 고전압신호(IN)에 응답하여 테스트 마스터신호(PSVA0)를 발생한다. 상기 제어신호 발생수단(3)은, 반도체 메모리장치의 외부에서 입력되는 제1신호인(로우 어드레스 스트로브) 신호, 제2신호인(칼럼 어드레스 스트로브) 신호, 및 제3신호인(라이트 인에이블) 신호에 응답하여 제어신호(PWCBR)를 발생한다. 상기 DC 테스트 마스터클락 발생수단(5)는, 상기 테스트 마스터신호(PSVA0) 및 상기 제어신호(PWCBR)에 응답하여 DC 테스트 마스터 클락(PDCMEAS)를 발생한다. 또한 상기 DC 테스트 제어수단은, 상기 DC 테스트 마스터 클락(PDCMEAS)에 응답하여 칩 내부의 복수개의 DC 신호(A,B)를 어드레스 핀들과 같은 복수개의 입출력핀(j,k)를 통해 출력시킨다.
이하 상기 본 발명에 따른 DC 신호 측정회로의 각 구성요소를 상세히 설명하겠다.
도 2는 도 1에 도시된 DC 신호 측정회로의 테스트 마스터신호 발생수단의 회로도이다.
도 2를 참조하면, 상기 테스트 마스터신호 발생수단은, 소오스에 특정 입력핀을 통해 입력되는 7V 이상의 고전압신호(IN)이 인가되고 인가되고 게이트에 접지전압(VSS)가 인가되는 제1피모스 트랜지스터(MP1)과, 소오스가 상기 제1피모스 트랜지스터(MP1)의 드레인에 접속되고 게이트와 드레인이 공통접속되는 제2피모스 트랜지스터(MP2)와, 소오스가 상기 제2피모스 트랜지스터(MP2)의 드레인에 접속되고 게이트와 드레인이 출력노드(N1)에 공통접속되는 제3피모스 트랜지스터(MP3)와, 드레인이 상기 출력노드(N1)에 접속되고 게이트에 전원전압(VCC)가 인가되며 소오스에 접지전압(VSS)가 인가되는 엔모스 트랜지스터(MN1)과, 상기 출력노드(N1)으로부터 출력되는 신호를 버퍼링하여 테스트 마스터신호(PSVA0)를 출력하는 버퍼수단(2a)로 구성된다. 여기에서 상기 버퍼수단(2a)는 상기 출력노드(N1)으로부터 출력되는 신호를 반전시키는 인버터(I1)과, 상기 인버터(I1)의 출력신호를 반전시켜 상기 테스트 마스터신호(PSVA0)를 출력하는 인버터(I2)로 구성되어 있다. 참고로 도 3에 상기 테스트 마스터신호 발생수단의 입출력 특성도가 도시되어 있다.
도 4는 도 1에 도시된 DC 신호 측정회로의 제어신호 발생수단의 회로도이다.
도 4를 참조하면, 상기 제어신호 발생수단은, 외부에서 입력되는신호 및신호를 입력으로 하는 래치(4a)와, 상기신호 및신호를 받아 앤드동작을 수행하는 앤드수단(4b)와, 상기 래치(4a)의 출력노드(N2)를 통해 출력되는 신호 및 상기 앤드수단(4b)의 출력신호를 받아 낸드동작을 수행하는 낸드수단(ND4)와, 상기 낸드수단(ND4)의 출력신호 및 상기신호를 입력으로 하는 래치(4c)와, 상기 래치(4c)의 출력노드(N3)를 통해 출력되는 신호를 반전시켜 제어신호(PWCBR)을 출력하는 반전수단(I4)로 구성된다. 여기에서 상기 래치(4a)는, 두 개의 낸드수단(ND1,ND2)로 구성되며, 상기 낸드수단(ND1)은 상기신호 및 상기 낸드수단(ND2)의 출력신호를 입력으로 하여 낸드동작을 수행하여 그 결과를 상기 출력노드(N2)로 출력하고, 상기 낸드수단(ND2)는 상기신호 및 상기 낸드수단(ND1)의 출력신호를 입력으로 한다. 상기 래치(4c)는, 두 개의 낸드수단(ND5,ND6)로 구성되며, 상기 낸드수단(ND5)는 상기 낸드수단(ND4)의 출력신호 및 상기 낸드수단(ND6)의 출력신호를 입력으로 하고, 상기 낸드수단(ND6)는 상기신호 및 상기 낸드수단(ND5)의 출력신호를 입력으로 하여 낸드동작을 수행하여 상기 출력노드(N3)로 출력한다. 상기 앤드수단(4b)는, 상기신호 및신호를 받아 낸드동작을 수행하는 낸드수단(ND3)와, 상기 낸드수단(ND3)의 출력신호를 반전시키는 반전수단(I3)로 구성되어 있다.
도 5는 도 1에 도시된 DC 신호 측정회로의 DC 테스트 마스터클락 발생수단의 회로도이다.
도 5를 참조하면, 상기 DC 테스트 마스터클락 발생수단은, 상기 테스트 마스터신호(PSVA0) 및 상기 제어신호(PWCBR)를 받아 낸드동작을 수행하는 낸드수단(ND7)과, DC 측정모드로부터 빠져나가는 것을 제어하는 두 신호(PROR,PCBR)을 받아 노아동작을 수행하는 노아수단(NR1)과, 상기 낸드수단(ND7)의 출력신호 및 상기 노아수단(NR1)의 출력신호를 받아들이는 래치(5a)와, 상기 래치(5a)의 출력노드(N4)로부터 출력되는 신호를 버퍼링시키는 버퍼수단(5b)로 구성된다. 여기에서 상기 래치(5a)는, 두 개의 낸드수단(ND8,ND9)로 구성되며, 상기 낸드수단(ND8)은 상기 낸드수단(ND7)의 출력신호 및 상기 낸드수단(ND9)의 출력신호를 입력으로 하여 낸드동작을 수행하여 그 결과를 상기 출력노드(N4)로 출력하고, 상기 낸드수단(ND9)는 상기 노아수단(NR1)의 출력신호 및 상기 낸드수단(ND8)의 출력신호를 입력으로 한다. 또한 상기 버퍼수단(5b)는, 상기 래치(5a)의 출력노드(N4)로부터 출력되는 신호를 반전시키는 반전수단(I5)와 상기 반전수단(I5)의 출력신호를 반전시켜 상기 DC 테스트 마스터클락(PDCMEAS)를 출력하는 반전수단(I6)로 구성된다. 상기 DC 테스트 마스터클락(PDCMEAS)는 CBR 또는 ROR 타이밍 패턴에서, 즉 DC 측정모드로부터 빠져나가는 것을 제어하는 두 신호(PROR,PCBR)중 어느 하나에 의해 논리로우로 디스에이블되며, 상기 DC 테스트 마스터클락(PDCMEAS)가 논리로우로 디스에이블될 때 DC 측정모드로부터 빠져나가게 된다.
도 6은 도 1에 도시된 DC 신호 측정회로의 DC 테스트 제어수단의 회로도이다.
도 6을 참조하면, 상기 DC 테스트 제어수단은, 상기 DC 테스트 마스터 클락(PDCMEAS)에 응답하여 정상동작 모드시 복수개의 입출력핀(j,k)의 각각을 통해 입력되는 신호를 칩 내부의 내부신호(j,k)로 각각 전달하는 복수개의 입력전달수단(TM2,TM4)와, 상기 DC 테스트 마스터 클락(PDCMEAS)에 응답하여 DC 측정모드시 칩 내부의 복수개의 DC 신호(A,B)를 각각 상기 복수개의 입출력핀(j,k)의 각각으로 전달하는 복수개의 출력전달수단(TM1,TM2)와, 상기 DC 테스트 마스터 클락(PDCMEAS)에 응답하여 상기 각 입력전달수단(TM2,TM4)의 출력단을 풀다운시키는 복수개의 풀다운수단(P1,P2)를 구비한다.
상기 각 입력전달수단(TM2,TM4)는 트랜스미션 게이트로 구성되며, 상기 각 입력전달수단(TM2,TM4)는 상기 DC 테스트 마스터 클락(PDCMEAS)가 논리로우일 때 턴온되어 상기 각 입출력핀(j,k)를 통해 입력되는 신호를 칩 내부의 내부신호(j,k)로 전달한다. 또한 상기 각 출력전달수단(TM1,TM3)도 트랜스미션 게이트로 구성되며, 상기 각 출력전달수단(TM1,TM3)는 상기 DC 테스트 마스터 클락(PDCMEAS)가 논리하이일 때 턴온되어 상기 각 DC 신호(A,B)를 상기 각각의 입출력핀(j,k)로 전달한다. 상기 풀다운수단(P1)은 엔모스 트랜지스터로 구성되며 상기 DC 테스트 마스터 클락(PDCMEAS)가 논리하이일 때 턴온되어 상기 각 입력전달수단(TM2,TM4)의 출력단을 풀다운시킨다.
도 7은 도 1에 도시된 본 발명에 따른 DC 신호 측정회로의 동작 타이밍도이다.
이하 도 7의 동작 타이밍도를 참조하여, 도 1에 도시된 DC 신호 측정회로와 도 2 내지 도 6에 도시된 각 구성요소의 개략적인 동작을 설명하면 다음과 같다. 먼저 DC 측정모드를 셋팅하기 위해서, 반도체 메모리장치의 정상동작, 즉 리드 및 라이트 동작과는 무관한 WCBR 타이밍 패턴, 즉 도 7의 타이밍도에 도시된 바와 같이 칩 활성화의 주 신호인신호,신호, 및신호를 인가하고 또한 특정 입력핀에 7V 이상의 고전압신호(IN)를 인가한다. 이에 따라 상기신호가 논리로우가 될 때, 도 4에 도시된 제어신호 발생수단의 출력신호인 제어신호(PWCBR)이 논리하이로 인에이블되고, 도 2에 도시된 테스트 마스터신호 발생수단에서 전압분배의 작용으로 테스트 마스터신호(PSVA0)가 논리하이로 인에이블된다. 또한 상기 제어신호(PWCBR) 및 상기 테스트 마스터신호(PSVA0)가 모두 논리하이로 인에이블됨에 따라, 도 5의 DC 테스트 마스터클락 발생수단에서 DC 테스트 마스터클락(PDCMEAS)가 논리하이로 활성화된다. 상기 DC 테스트 마스터클락(PDCMEAS)가 논리하이로 활성화되면, 도 6의 DC 테스트 제어수단의 출력전달수단(TM1,TM3)가 턴온되어 칩 내부의 DC 신호(A,B)가 특정 입출력핀(j,k)로 출력되며 이에 따라 패키지 상태에서 상기 입출력핀(j,k)에서 각각 DC 신호의 전압레벨을 측정할 수 있다. 이때 정상동작의 입력모드에 사용되는 입력전달수단(TM2,TM4)는 턴오프되고 또한 풀다운수단(P1,P2)가 턴온됨으로써 상기 입력전달수단(TM2,TM4)의 출력단이 논리로우로 셋팅된다.
결론적으로 도 7의 타이밍도에 도시된 바와 같이, 패키지 상태에서신호,신호, 및신호를 인가하고 또한 특정 입력핀에 7V 이상의 고전압신호(IN)를 인가함으로써 DC 측정모드를 셋팅하여 특정 입출력핀들에서 칩 내부의 DC 신호의 전압레벨을 측정할 수 있으며, 또한 CBR 또는 ROR 타이밍 패턴을 이용하여 DC 측정모드로부터 빠져나갈 수 있다.
따라서 본 발명에 따른 DC 신호 측정회로를 반도체 메모리장치에 채용하면, 특정 입력핀을 통해 소정의 신호들을 인가함으로써 패키지 상태에서도 특정 출력핀들에서 칩 내부의 DC 신호의 전압레벨을 측정할 수 있다. 이에 따라 패키지 상태에서 DC 신호의 전압레벨의 변화에 의한 불량을 효과적으로 스크린할 수 있으며, 궁극적으로 제품의 특성 및 신뢰성을 향상시킬 수 있는 장점이 있다.

Claims (30)

  1. 입력핀을 통해 입력되는 고전압신호에 응답하여 테스트 마스터신호를 발생하는 테스트 마스터신호 발생수단;
    소정의 제1, 제2, 및 제3신호들에 응답하여 제어신호를 발생하는 제어신호 발생수단;
    상기 테스트 마스터신호 및 상기 제어신호에 응답하여 DC 테스트 마스터 클락을 발생하는 DC 테스트 마스터 클락 발생수단;
    상기 DC 테스트 마스터 클락에 응답하여 칩 내부의 복수개의 DC 신호들을 복수개의 입출력핀을 통해 출력시키는 DC 테스트 제어수단을 구비하는 것을 특징으로 하는 반도체 메모리장치의 DC 신호 측정회로.
  2. 제1항에 있어서, 상기 고전압신호는 7V 이상의 신호인 것을 특징으로 하는 반도체 메모리장치의 DC 신호 측정회로.
  3. 제1항에 있어서, 상기 소정의 제1신호는 외부에서 입력되는(로우 어드레스 스트로브) 신호인 것을 특징으로 하는 반도체 메모리장치의 DC 신호 측정회로.
  4. 제1항에 있어서, 상기 소정의 제2신호는 외부에서 입력되는(칼럼 어드레스 스트로브) 신호인 것을 특징으로 하는 반도체 메모리장치의 DC 신호 측정회로.
  5. 제1항에 있어서, 상기 소정의 제3신호는 외부에서 입력되는(라이트 인에이블) 신호인 것을 특징으로 하는 반도체 메모리장치의 DC 신호 측정회로.
  6. 제1항에 있어서, 상기 테스트 마스터신호 발생수단은, 소오스에 상기 입력핀을 통해 입력되는 상기 고전압신호가 인가되고 게이트에 접지전압이 인가되는 제1피모스 트랜지스터와, 소오스가 상기 제1피모스 트랜지스터의 드레인에 접속되고 게이트와 드레인이 공통접속되는 제2피모스 트랜지스터와, 소오스가 상기 제2피모스 트랜지스터의 드레인에 접속되고 게이트와 드레인이 출력노드에 공통접속되는 제3피모스 트랜지스터와, 드레인이 상기 출력노드에 접속되고 게이트에 전원전압이 인가되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터와, 상기 출력노드로부터 출력되는 신호를 버퍼링하여 상기 테스트 마스터신호를 출력하는 버퍼수단을 구비하는 것을 특징으로 하는 반도체 메모리장치의 DC 신호 측정회로.
  7. 제1항에 있어서, 상기 제어신호 발생수단은, 상기 제1신호 및 제2신호를 입력으로 하는 제1래치와, 상기 제1신호 및 제3신호를 받아 앤드동작을 수행하는 앤드수단과, 상기 제1래치의 출력노드를 통해 출력되는 신호 및 상기 앤드수단의 출력신호를 받아 낸드동작을 수행하는 낸드수단과, 상기 낸드수단의 출력신호 및 상기 제1신호를 입력으로 하는 제2래치와, 상기 제2래치의 출력노드를 통해 출력되는 신호를 반전시켜 상기 제어신호를 출력하는 반전수단을 구비하는 것을 특징으로 하는 반도체 메모리장치의 DC 신호 측정회로.
  8. 제7항에 있어서, 상기 제1래치는, 제1 및 제2낸드수단으로 구성되고, 상기 제1낸드수단은 상기 제1신호 및 상기 제2낸드수단의 출력신호를 입력으로 하여 낸드동작을 수행하여 상기 출력노드로 출력하고, 상기 제2낸드수단은 상기 제2신호 및 상기 제1낸드수단의 출력신호를 입력으로 하는 것을 특징으로 하는 반도체 메모리장치의 DC 신호 측정회로.
  9. 제7항에 있어서, 상기 제2래치는, 제1 및 제2낸드수단으로 구성되고, 상기 제1낸드수단은 상기 낸드수단의 출력신호 및 상기 제2낸드수단의 출력신호를 입력으로 하며, 상기 제2낸드수단은 상기 제1신호 및 상기 제1낸드수단의 출력신호를 입력으로 하여 낸드동작을 수행하여 상기 출력노드로 출력하는 것을 특징으로 하는 반도체 메모리장치의 DC 신호 측정회로.
  10. 제1항에 있어서, 상기 DC 테스트 마스터 클락 발생수단은, 상기 테스트 마스터신호 및 상기 제어신호를 받아 낸드동작을 수행하는 낸드수단과, 소정의 두 신호를 받아 노아동작을 수행하는 노아수단과, 상기 낸드수단의 출력신호 및 상기 노아수단의 출력신호를 받아 들이는 래치와, 상기 래치의 출력노드로부터 출력되는 신호를 버퍼링하여 상기 DC 테스트 마스터 클락을 출력하는 버퍼수단을 구비하는 것을 특징으로 하는 반도체 메모리장치의 DC 신호 측정회로.
  11. 제10항에 있어서, 상기 래치는, 제1 및 제2낸드수단으로 구성되고, 상기 제1낸드수단은 상기 낸드수단의 출력신호 및 상기 제2낸드수단의 출력신호를 입력으로 하여 낸드동작을 수행하여 상기 출력노드로 출력하고, 상기 제2낸드수단은 상기 노아수단의 출력신호 및 상기 제1낸드수단의 출력신호를 입력으로 하는 것을 특징으로 하는 반도체 메모리장치의 DC 신호 측정회로.
  12. 제1항에 있어서, 상기 DC 테스트 제어수단은, 상기 DC 테스트 마스터 클락에 응답하여 정상동작 모드시 상기 복수개의 입출력핀의 각각을 통해 입력되는 신호를 칩 내부로 각각 전달하는 복수개의 입력전달수단과, 상기 DC 테스트 마스터 클락에 응답하여 DC 측정모드시 칩 내부의 복수개의 DC 신호를 각각 상기 복수개의 입출력핀의 각각으로 전달하는 복수개의 출력전달수단과, 상기 DC 테스트 마스터 클락에 응답하여 상기 각 입력전달수단의 출력단을 풀다운시키는 복수개의 풀다운수단을 구비하는 것을 특징으로 하는 반도체 메모리장치의 DC 신호 측정회로.
  13. 제12항에 있어서, 상기 각 입력전달수단은 트랜스미션 게이트로 구성되며, 상기 각 입력전달수단은 상기 DC 테스트 마스터 클락이 논리로우일 때 턴온되어 상기 각 입출력핀을 통해 입력되는 신호를 칩 내부로 전달하는 것을 특징으로 하는 반도체 메모리장치의 DC 신호 측정회로.
  14. 제12항에 있어서, 상기 각 출력전달수단은 트랜스미션 게이트로 구성되며, 상기 각 출력전달수단은 상기 DC 테스트 마스터 클락이 논리하이일 때 턴온되어 상기 각 DC 신호를 상기 각 입출력핀으로 전달하는 것을 특징으로 하는 반도체 메모리장치의 DC 신호 측정회로.
  15. 제12항에 있어서, 상기 풀다운수단은 엔모스 트랜지스터로 구성되며 상기 DC 테스트 마스터 클락이 논리하이일 때 턴온되어 상기 입력전달수단의 출력단을 풀다운시키는 것을 특징으로 하는 반도체 메모리장치의 DC 신호 측정회로.
  16. 반도체 메모리장치에 있어서,
    상기 반도체장치의 입력핀을 통해 입력되는 고전압신호에 응답하여 테스트 마스터신호를 발생하는 테스트 마스터신호 발생수단;
    소정의 제1, 제2, 및 제3신호들에 응답하여 제어신호를 발생하는 제어신호 발생수단;
    상기 테스트 마스터신호 및 상기 제어신호에 응답하여 DC 테스트 마스터 클락을 발생하는 DC 테스트 마스터 클락 발생수단;
    상기 DC 테스트 마스터 클락에 응답하여 칩 내부의 복수개의 DC 신호들을 상기 반도체장치의 복수개의 입출력핀을 통해 출력시키는 DC 테스트 제어수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  17. 제16항에 있어서, 상기 고전압신호는 7V 이상의 신호인 것을 특징으로 하는 반도체 메모리장치.
  18. 제16항에 있어서, 상기 소정의 제1신호는 외부에서 입력되는(로우 어드레스 스트로브) 신호인 것을 특징으로 하는 반도체 메모리장치.
  19. 제16항에 있어서, 상기 소정의 제2신호는 외부에서 입력되는(칼럼 어드레스 스트로브) 신호인 것을 특징으로 하는 반도체 메모리장치.
  20. 제16항에 있어서, 상기 소정의 제3신호는 외부에서 입력되는(라이트 인에이블) 신호인 것을 특징으로 하는 반도체 메모리장치.
  21. 제16항에 있어서, 상기 테스트 마스터신호 발생수단은, 소오스에 상기 입력핀을 통해 입력되는 상기 고전압신호가 인가되고 게이트에 접지전압이 인가되는 제1피모스 트랜지스터와, 소오스가 상기 제1피모스 트랜지스터의 드레인에 접속되고 게이트와 드레인이 공통접속되는 제2피모스 트랜지스터와, 소오스가 상기 제2피모스 트랜지스터의 드레인에 접속되고 게이트와 드레인이 출력노드에 공통접속되는 제3피모스 트랜지스터와, 드레인이 상기 출력노드에 접속되고 게이트에 전원전압이 인가되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터와, 상기 출력노드로부터 출력되는 신호를 버퍼링하여 상기 테스트 마스터신호를 출력하는 버퍼수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  22. 제16항에 있어서, 상기 제어신호 발생수단은, 상기 제1신호 및 제2신호를 입력으로 하는 제1래치와, 상기 제1신호 및 제3신호를 받아 앤드동작을 수행하는 앤드수단과, 상기 제1래치의 출력노드를 통해 출력되는 신호 및 상기 앤드수단의 출력신호를 받아 낸드동작을 수행하는 낸드수단과, 상기 낸드수단의 출력신호 및 상기 제1신호를 입력으로 하는 제2래치와, 상기 제2래치의 출력노드를 통해 출력되는 신호를 반전시켜 상기 제어신호를 출력하는 반전수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  23. 제22항에 있어서, 상기 제1래치는, 제1 및 제2낸드수단으로 구성되고, 상기 제1낸드수단은 상기 제1신호 및 상기 제2낸드수단의 출력신호를 입력으로 하여 낸드동작을 수행하여 상기 출력노드로 출력하고, 상기 제2낸드수단은 상기 제2신호 및 상기 제1낸드수단의 출력신호를 입력으로 하는 것을 특징으로 하는 반도체 메모리장치.
  24. 제22항에 있어서, 상기 제2래치는, 제1 및 제2낸드수단으로 구성되고, 상기 제1낸드수단은 상기 낸드수단의 출력신호 및 상기 제2낸드수단의 출력신호를 입력으로 하며, 상기 제2낸드수단은 상기 제1신호 및 상기 제1낸드수단의 출력신호를 입력으로 하여 낸드동작을 수행하여 상기 출력노드로 출력하는 것을 특징으로 하는 반도체 메모리장치.
  25. 제16항에 있어서, 상기 DC 테스트 마스터 클락 발생수단은, 상기 테스트 마스터신호 및 상기 제어신호를 받아 낸드동작을 수행하는 낸드수단과, 소정의 두 신호를 받아 노아동작을 수행하는 노아수단과, 상기 낸드수단의 출력신호 및 상기 노아수단의 출력신호를 받아 들이는 래치와, 상기 래치의 출력노드로부터 출력되는 신호를 버퍼링하여 상기 DC 테스트 마스터 클락을 출력하는 버퍼수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  26. 제25항에 있어서, 상기 래치는, 제1 및 제2낸드수단으로 구성되고, 상기 제1낸드수단은 상기 낸드수단의 출력신호 및 상기 제2낸드수단의 출력신호를 입력으로 하여 낸드동작을 수행하여 상기 출력노드로 출력하고, 상기 제2낸드수단은 상기 노아수단의 출력신호 및 상기 제1낸드수단의 출력신호를 입력으로 하는 것을 특징으로 하는 반도체 메모리장치.
  27. 제16항에 있어서, 상기 DC 테스트 제어수단은, 상기 DC 테스트 마스터 클락에 응답하여 정상동작 모드시 상기 복수개의 입출력핀의 각각을 통해 입력되는 신호를 칩 내부로 각각 전달하는 복수개의 입력전달수단과, 상기 DC 테스트 마스터 클락에 응답하여 DC 측정모드시 칩 내부의 복수개의 DC 신호를 각각 상기 복수개의 입출력핀의 각각으로 전달하는 복수개의 출력전달수단과, 상기 DC 테스트 마스터 클락에 응답하여 상기 각 입력전달수단의 출력단을 풀다운시키는 복수개의 풀다운수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  28. 제27항에 있어서, 상기 각 입력전달수단은 트랜스미션 게이트로 구성되며, 상기 각 입력전달수단은 상기 DC 테스트 마스터 클락이 논리로우일 때 턴온되어 상기 각 입출력핀을 통해 입력되는 신호를 칩 내부로 전달하는 것을 특징으로 하는 반도체 메모리장치.
  29. 제27항에 있어서, 상기 각 출력전달수단은 트랜스미션 게이트로 구성되며, 상기 각 출력전달수단은 상기 DC 테스트 마스터 클락이 논리하이일 때 턴온되어 상기 각 DC 신호를 상기 각 입출력핀으로 전달하는 것을 특징으로 하는 반도체 메모리장치.
  30. 제27항에 있어서, 상기 풀다운수단은 엔모스 트랜지스터로 구성되며 상기 DC 테스트 마스터 클락이 논리하이일 때 턴온되어 상기 입력전달수단의 출력단을 풀다운시키는 것을 특징으로 하는 반도체 메모리장치.
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Cited By (5)

* Cited by examiner, † Cited by third party
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KR20020014031A (ko) * 2000-08-14 2002-02-25 이국상 반도체 메모리 테스트 장치
KR100372661B1 (ko) * 1999-06-30 2003-02-17 주식회사 하이닉스반도체 직류 스트레스 인가 회로 및 이를 이용한 반도체 회로
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