KR100247221B1

KR100247221B1 - 테스트모드 활성화회로

Info

Publication number: KR100247221B1
Application number: KR1019960020053A
Authority: KR
Inventors: 김종열; 송호성
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-06-05
Filing date: 1996-06-05
Publication date: 2000-03-15
Also published as: KR980005036A

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야:

반도체 메모리 장치에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제:

반도체 메모리 장치의 패드수를 줄일 수 있는 테스트모드 활성화회로를 제공함에 있다.

3. 발명의 해결방법의 요지

반도체 메모리 장치가 정상동작하는가를 검증하는 테스트회로에 테스트인에이블신호를 인가하기 위한 테스트모드 활성화회로는 패드를 통해 입력되는 외부신호와 상기 반도체 메모리 장치의 내부공급전압의 전압차를 비교하여 대응되는 비교전압을 출력하는 전압 감지부와; 상기 전압 감지부의 출력단자에 접속되어, 테스트모드시에는 상기 비교전압에 응답하여 상기 테스트인에이블신호를 출력하고, 일반 동작모드시에는 리셋신호에 응답하여 반전된 상기 테스트인에이블신호를 출력하는 래치제어부를 구비함을 특징으로 한다.

4. 발명의 중요한 용도

반도체 메모리 장치에 적합하게 사용된다.

Description

테스트모드 활성화회로

제1도는 종래의 기술에 따라 테스트모드에 진입하기 위한 회로도.

제2도는 본 발명의 제1실시예에 따라 테스트모드에 진입하기 위한 회로도.

제3도는 본 발명의 제2실시예에 따라 테스트모드에 진입하기 위한 회로도.

제4도는 본 발명의 제3실시예에 따라 테스트모드에 진입하기 위한 회로도.

제5도는 본 발명에 따른 타이밍도.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 테스트 모드에 진입하기 위한 테스트모드 활성화회로에 관한 것이다.

최근들어 시스템의 고속화와 저 전력화 및 소형화 추세에 따라 그 내부에 실장되는 부품들도 소형화되고 있다. 그러므로, 반도체 집적회로의 경우 고속 동작과 파워 절감 및 생산성 증대가 가능하도록 칩 사이즈를 최대한 축소하려는 연구가 계속 진행되고 있으며, 앞으로도 계속적인 연구가 진행이 되어져야 할 분야이다.

칩 사이즈를 줄이기 위한 방법으로는 칩 사이즈를 최소화 한다거나 그 밖의 제어회로수를 최적으로 줄이는 등의 방법이 있을 수 있지만 이러한 방법은 물리적인 한계가 있으므로 적정한 수준 이상으로는 줄일 수 없으며, 또한 이로인한 반도체의 2차적인 효과등의 영향을 최소로 줄이기 위해 메모리 칩의 공정에 많은 부분을 의존할 수 밖에 없다. 그러나 이 경우에도 상기 반도체 메모리를 구동시키기 위해 필요한 외부 핀과 와이어 본딩(Wire Bonding)으로 연결될 패드의 사이즈는 쉽게 줄일 수 없게 된다.

제1도는 종래의 기술에 따라 외부신호를 입력으로 하여 리던던시 셀 테스트를 위해 사용되고 있는 테스트 인에이블신호를 출력 하는 테스트모드 활성화회로도이다.

제1도를 참조하여 테스트모드 활성화회로를 살펴보면, 패드를 통하여 입력되는 외부신호 TE가 반도체 메모리 장치의 내부공급전압 Vint보다 높을 경우엔 엔모오스 트랜지스터(101)의 드레인단자가 하이레벨이 되어 테스트 모드로 진입하기 위한 테스트 인에이블신호 Tout를 출력하게 된다. 상기 패드는 테스트 모드로의 진입 즉 특성검증을 위한 테스트 진입용 패드이다. 통상적으로 이러한 패드는 테스트 모드 진입을 위하여 각 메모리 칩마다 꼭 필요로 하는 패드이다.

따라서, 본 발명의 목적은 반도체 메모리 장치의 패드수를 줄일 수 있는 테스트모드 활성화회로를 제공함에 있다.

본 발명의 다른 목적은 반도체 메모리의 테스트 모드 진입을 위해 통상적으로 들어가 있는 패드를 사용하지 않고 기존의 DC레벨을 측정하기 위한 모니터링 패드를 이용하여 테스트 모드에 진입할 수 있는 테스트모드 활성화회로를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 반도체 메모리 장치의 정상동작 여부를 검증하는 테스트회로에 테스트인에이블신호를 인가하기 위한 테스트모드 활성화회로는 모니터링 패드를 통해 입력되는 외부신호와 상기 반도체 메모리 장치의 내부공급전압의 전압차를 감지하여 대응되는 비교전압을 출력하는 전압 감지부와; 외부제어신호에 응답하여 제1노드를 소정래밸의 제1전압으로 초기화시키는 초기화회로와; 상기 제1노드와 상기 테스트모드 활성화회로의 출력단자사이에 접속되고, 테스트 모드시에는 상기 비교전압에 응답하여 상기 테스트인에이블신호를 출력하고, 일반동작모드시에는 리셋신호 응답하여 반전된 상기 테스트인에이블신호를 출력하는 래치회로와; 상기 전압 감지부의 출력단자와 상기 제1노드사이에 접속되고, 상기 래치회로의 출력신호에 응답하여 상기 비교신호를 상기 제1노드로 전송하는 전송게이트로 구성됨을 특징으로 한다.

이하, 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면을들 참조하여 설명한다.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제2도는 본 발명의 제1실시예에 따라 기존의 모니터링 패드와 테스트 모드에 진입하기 위한 패드를 공유하기 위해 구성된 테스트모드 활성화회로도이다.

본 발명에서는 상기 모니터링 패드로 입력되는 외부신호 TE가 내부공급전압보다 높은 전압 레벨을 갖는 신호일때 모드로 진입하기 위한 테스트 인에이블신호 Tout를 출력하는 회로에 한정하여 설명될 것이다.

제2도를 참조하여 구성을 살펴보면, 내부공급전압 발생부(220)는 반도체 메모리 장치의 내부공급전압을 제공하기 위해 사용되는 회로이다. 이러한 내부공급전압과 모니터링 패드(230)를 통해 제공되는 외부신호의 전압차를 감지하여 비교전압을 제공하는 인버어터(240)와, 상기 인버어터(240)의 출력단자인 노드 A에 접속된 인버어터(206)와, 노드 B와 노드 C사이에 접속되어 래치동작을 수행하는 데이타래치(211)와, 상기 인버어터(206)의 출력단자와 상기 노드 B사이에 접속되며 상기 노드 B와 노드 C에 인가되는 신호에 각기 응답하는 피모오스 트랜지스터와 엔모오스 트랜지스터로 이루어진 전송게이트(207)로 구성된다. 상기 인버어터(240)는 피모오스 트랜지스터들(202, 203)과 엔모오스 트랜지스터들(204, 205)로 이루어 진다. 이러한 인버어터(240)를 이루는 상기 엔모오스 트랜지스터(204)의 W(Width)/L(Length)를 피모오스 트랜지스터(203)에 비하여 작게 설계하여 상기 모니터링 패드(230)로 인가되는 외부전압이 반도체 메모리 장치의 내부공급전압 Vint 이상이 되어야 노드 A가 로우레벨로 되도록하는 전압감지회로로써 사용한다.

한편, 상기 모니터링 패드(230)에 인가되는 전압 레벨이 반도체 메모리 장치의 내부공급전압 Vint보다 낮은 경우에는 상기 노드 A가 하이레벨로 유지하고 있으므로 테스트 인에이블신호 Tout는 로우레벨을 유지하고 있다. 즉 일반동작모드로 동작하는 것을 의미한다.

파워 업(Power-Up)신호는 PU는 반도체 메모리 장치에서 내부공급전압들이 각 전압 레벨을 가질 수 있도록 보장해주기 위한 신호로써 상기 테스트모드 활성화회로가 일반동작전에는 로우레벨을 유지하고 있으므로, 상기 노드 B에 접속된 엔모오스 트랜지스터(208)의 게이트에 하이레벨 신호가 입력되어 상기 노드 B를 로우레벨로 유지할 수 있도록 한다. 한편, 상기 파워 업신호 PU가 하이레벨이 되면 상기 엔모오스 트랜지스터(208)는 턴오프되고 B노드는 계속 로우레벨로 래치된 상태를 유지한다.

상기 모니터링 패드(230)에 반도체 메모리 장치의 내부전압 Vint이상의 전압을 인가하게 되면 상기 노드 A는 로우레벨이 되고, 테스트 인에이블신호 Tout는 하이레벨이 되게 된다. 이때, 노드 C는 데이타래치(211)를 통하여 노드 B와 래치관계에 놓이게 되고, 상기 전송게이트(207)는 턴오프되어 패드에 인가된 신호에 어떠한 신호가 인가되더라도 테스트 인에이블신호는 계속 하이레벨을 유지할 수 있게 된다.

제3도는 본 발명의 제2실시예에 따라 모니터링 패드와 테스트 진입용 패드를 공유하기 위해 구성된 테스트모드 활성화회로도이다. 제3도에서는 테스트 모드로 진입한 후에 일반동작모드로 전환하기 회로가 부가되었다.

상기 모니터링 패드(230)에 반도체 메모리 장치의 내부전압 Vint보다 높은 전압이 인가되면, 테스트 동작을 시작하지만 상기 모니터링 패드(230)에 인가한 전압을 제거하여 상기 모니터링 패드(230)를 통하여 일반동작모드를 수행하려해도 테스트 모드는 계속 유지하게 된다. 따라서, 제3도에서는 리셋 RESET를 이용하여 상기 테스트 모드에서 일반동작모드로 전환하기 위한 회로를 부가한 것이다.

제2도에 비해 바뀐 것은 상기 노드 B에 인가되는 신호를 상기 리셋신호 RESET에 응답하여 변화된 레벨로 출력하는 낸드게이트(302)와, 상기 노드 C와 노드 B사이에 접속된 인버어터(301)로써, 이러한 회로에 의한 전술한 래치동작 및 모드전환을 수행한다. 상기 리셋신호 RESET가 인버어터(303)를 통해 로우레벨로 상기 낸드게이트(302)의 한 입력단자로 입력되는 경우에 노드 C가 하이레벨로 되어 테스트인에이블신호 Tout는 로우레벨로 되어 테스트 모드가 디세이블되게 된다.

제4도는 본 발명의 제3실시예에 따라 모니터링 패드와 테스트 진입용 패드를 공유하기 위해 구성된 테스트모드 활성화회로도이다.

제4도는 제3도와 같은 기능을 가지는 회로이지만 전압 감지회로로써 동작하는 인버어터(240)를 차동 증폭기(250)로 교체한 실시예이다. 이 경우 차동 증폭기(250)의 양단의 전압은 상기 반도체 메모리 장치의 내부공급전압과 모니터링 패드(230)에 인가되는 외부전압이며, 이 차동 증폭기(250)의 출력을 이용하여 전술한 테스트 모드로 진입한다.

제5도는 본 발명에 따른 타이밍도이다.

제5도를 참조하여 동작을 살펴보면, 외부에서 테스트를 목적으로 상기 테스트 진입용 패드의 대용으로 사용되는 모니터링 패드(230)에 반도체 메모리 장치의 내부공급전압 Vint보다 높은 전압을 인가할 경우에 상기 패드의 전압은 상기 노드 B와 노드 C사이의 래치를 보장해줄 수 있는 시간을 주어야 하며( 테스트 진입 영역), 실제 테스트는 상기 패드가 외부에서 인가하는 전압이 아닌 자기 자신의 레벨을 가질때(테스트 모드) 진입하게 된다.

상기한 바와 같이 본 발명에 따르면, 반도체 메모리 장치의 패드수를 줄일 수 있는 이점이 있다. 또한, 본 발명은 반도체 메모리의 특성 검증을 위해 통상적으로 들어가 있는 테스트 진입용 패드를 사용하지 않고도 특성검증을 수행할 수 있는 할 수 있는 이점이 있다. 또한, 본 발명은 반도체 칩 사이즈를 줄임으로써 반도체 생산에 있어서의 생산성 향상에도 기여할 수 있는 이점이 있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims

반도체 메모리 장치의 정상동작 여부를 검증하는 테스트회로에 테스트인에이블신호를 인가하기 위한 테스트모드 활성화회로에 있어서;

패드를 통해 입력되는 외부신호와 상기 반도체 메모리 장치의 내부공급전압의 전압차이를 비교하여 대응되는 비교전압을 출력하는 전압 감지부와;

상기 전압 감지부의 출력단자에 접속되어, 테스트 모드시에는 상기 비교전압에 응답하여 상기 테스트인에이블신호를 출력하고, 일반동작모드시에는 리셋신호에 응답하여 반전된 상기 테스트인에이블신호를 출력하는, 외부제어신호에 응답하여 제1노드를 소정래벨의 제1전압으로 초기화시키는 초기화회로 및 상기 제1노드와 상기 테스트모드 활성화회로의 출력단자사이에 접속되어 상기 테스트 모드에서 상기 일반동작모드로 전환할때는 상기 리셋신호에 의해 상기 반전된 테스트인에이블신호를 출력하는 래치회로로 이루어지는 래치제어부를 구비함을 특징으로 하는 테스트 모드 활성화회로.
제1항에 있어서, 상기 테스트모드 활성화회로는, 상기 제1노드와 상기 전압 감지부의 출력단자사이에 접속되고, 상기 래치회로의 출력신호에 응답하여 상기 비교신호를 상기 제1노드로 전송하는 전송게이트를 더 구비함을 특징으로 하는 테스트모드 활성화회로.
제1항에 있어서, 상기 제1전압은 로우레벨의 전압임을 특징으로 하는 테스트모드 활성화회로.
제1항에 있어서, 상기 전압 감지부는, 채널폭/채널길이를 달리하여 상기 내부공급전압보다 큰 상기 외부신호가 입력되면 로우레벨의 상기 비교전압을 출력하는 인버어터로 구성됨을 특징으로 하는 테스트모드 활성화회로.
제1항에 있어서, 상기 전압 감지부는, 상기 내부공급전압과 상기 외부신호를 두 입력으로 하여 상기 비교전압을 출력하는 차동증폭기로 구성됨을 특징으로 하는 테스트모드 활성화회로.
제1항에 있어서, 상기 비교전압은 상기 테스트 모드시에는 로우레벨의 전압이고, 상기 일반동작모드시에는 하이레벨의 전압임을 특징으로 하는 테스트모드 활성화회로.
제1항에 있어서, 상기 패드는 모니터링 패드로 이루어짐을 특징으로 하는 테스트모드 활성화회로.
반도체 메모리 장치의 정상동작 여부를 검증하는 테스트회로에 테스트인에이블신호를 인가하기 위한 테스트모드 활성화회로에 있어서:

모니터링 패드를 통해 입력되는 외부신호와 상기 반도체 메모리 장치의 내부 공급전압의 전압차를 감지하여 대응되는 비교전압을 출력하는 전압 감지부와;

외부제어신호에 응답하여 제1노드를 소정레벨의 제1전압으로 초기화시키는 초기화회로와;

상기 제1노드와 상기 테스트모드 활성화회로의 출력단자사이에 접속되고, 테스트 모드시에는 상기 비교전압에 응답하여 상기 테스트인에이블신호를 출력하고, 일반동작모드시에는 리셋신호 응답하여 반전된 상기 테스트인에이블신호를 출력하는 래치회로와;

상기 전압 감지부의 출력단자와 상기 제1노드사이에 접속되고, 상기 래치회로의 출력신호에 응답하여 상기 비교신호를 상기 제1노드로 전송하는 전송게이트로 구성됨을 특징으로 하는 테스트모드 활성화회로.
제8항에 있어서, 상기 전압 감지부는, 채널폭/채널길이를 달리하여 상기 내부공급전압보다 큰 상기 외부신호가 입력되면 로우레벨의 상기 비교전압을 출력하는 인버어터로 구성됨을 특징으로 하는 테스트모드 활성화회로.
제9항에 있어서, 상기 전압 감지부는, 상기 내부공급전압과 상기 외부신호를 두 입력으로 하여 상기 비교전압을 출력하는 차동증폭기로 구성됨을 특징으로 하는 테스트모드 활성화회로.