KR100569543B1 - 반도체 메모리 테스트 장치 - Google Patents

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Abstract

본 발명은 반도체 칩 테스트 장치에 관한 것으로, 보다 상세하게는 칩 테스트시 발생되는 전류소모를 최소화하고 정상적인 칩들이 최적의 검사조건에서 테스트를 받을 수 있도록 동작전류 감지장치를 구비하여 결함이 발생된 칩을 테스트에서 제외시키기 위한 반도체 메모리 테스트 장치에 관한 것으로, 상기한 목적 달성을 위하여 일정레벨의 기준전위를 사용하여 외부 입력전위로부터 내부전위를 발생시키는 내부전위 발생수단과; 파워-업 신호를 발생시키는 파워-업 발생수단과; 상기 파워-업 신호에 구동하여 칩에서 소모되는 전류량을 감지하는 소모전류 감지수단과; 상기 소모전류 감지수단의 출력 및 상기 파워-업 신호를 논리연산하여 칩의 동작을 제어하는 파워-업 제어신호를 출력하는 파워-업 제어수단을 구비한다.

Description

반도체 메모리 테스트 장치
본 발명은 반도체 칩 테스트 장치에 관한 것으로, 보다 상세하게는 칩 테스트시 발생되는 전류소모를 최소화하고 정상적인 칩들이 최적의 검사조건에서 테스트를 받을 수 있도록 동작전류 감지장치를 구비하여 결함이 발생된 칩을 테스트에서 제외시키기 위한 반도체 메모리 테스트 장치에 관한 것이다.
첨부도면 도 1은 동시에 테스트 또는 스트레스 테스트가 수행되는 기존의 웨이퍼 번인 테스트를 간단히 도시한 블록도로, 1은 웨이퍼를 나타내며 2, 3, 4,는 동시에 테스트 또는 번인 테스트 동작이 수행되는 칩을 나타낸다.
또한, 5, 6, 7은 동시에 테스트 동작을 수행하기 위하여 외부의 동일 전원전위와 연결된 각 칩의 파워패드(Power Pad)를 나타낸다.
일반적으로, 반도체 소자가 고집적화 됨에따라 웨이퍼 상태에서 칩의 테스트 시간이 늘어나게 되고 전체 개발비 중에서 테스트가 차지하는 비중이 높아지게 되었다.
이에 따라 반도체 소자의 테스트 동작과정에서 테스트 시간을 줄이고 테스트에 따른 경비절감을 위하여 한번에 많은 칩을 동시에 테스트하는 방식이 널리 사용된다.
현재, 64M DRAM의 경우 한번의 테스트에서 8개의 칩을 동시에 테스트하는 방식이 사용되고 있으며, 16개의 칩을 동시에 테스트하는 방식이 시도되고 있다.
이러한 방식에 있어 동시에 테스트가 수행되는 칩 중에서 결함을 가지고 있는 칩이 존재하는 경우, 특별히 많은 전류소모를 가지는 경우에는 그 결함 칩으로 인하여 동시에 테스트가 수행되는 정상적인 칩에 부정적인 영향을 주게되어 정상적인 테스트 검사가 이루어지지 않게 된다.
아울러, 테스트 과정이 단순히 칩의 입/출력 특성을 파악하는 것이 아니라 칩에 고전위 등 최악의 환경을 인가하여 미세한 결함 등으로 인한 불량 칩을 찾아내기 위한 웨이퍼 번인 테스트와 같은 경우에는, 이러한 결함 칩으로 인하여 주변에 동시에 스트레스가 인가되는 정상적인 칩에 충분한 최악의 환경(예 : 고전위) 등이 인가되지 않아서 정확한 검사동작이 이루어지지 않거나, 이러한 결함 칩에서 발생되는 열등이 기판으로 연결되어 있는 주변의 정상적인 칩에 전달되어 최적의 검사조건을 방해하는 원하지 않는 경우가 발생될 수가 있다.
첨부도면 도 2는 외부에서 인가되는 외부전원전위를 그대로 내부소자의 동작에 활용하는 것이 아니라 그 전위를 낮추어 사용하기 위해 만들어진 내부 전원전위 발생회로를 나타낸 것으로, 이러한 장치를 사용하는 이유는 소자에서 발생되는 Reliability 문제를 해결하기 위한 것으로 첨부도면 도 2에 도시되어 있는 바와 같이 일부회로(A)는 내부 전원전위를 사용하고, 다른 일부회로(B)는 외부 전원전위를 사용하게 된다.
첨부도면 도 1에 도시되어 있는 바와 같이 기존의 테스트 방식에 있어서는 여러 칩을 동시에 테스트하는 경우, 가령 2번 칩이 결함이 발생되었다고 가정하면 결함이 발생된 2번 칩의 영향으로 정상적으로 테스트가 수행되어야 하는 3번 칩과 4번 칩에 비정상적인 조건이 형성되어 정상적인 테스트 동작이 이루어지지 않게 된다.
아울러, 이러한 결함이 발생된 칩은 테스트 이후 Fail로 판정되어 폐기처리될 것임에도 불구하고, 단지 한꺼번에 테스트하는 이유만으로 많은 전류소모를 초래하고 인접 칩에 악영향을 미치게 되는 문제점이 있었다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 창안된 것으로, 테스트시 발생되는 동작전류를 감지하는 장치를 구비하여 칩 테스트시 결함이 발생된 칩의 동작을 제어하여 정상적인 칩이 최적의 검사조건에서 테스트 가능하도록 하며, 테스트시 발생되는 전류소모를 최소화시킨 반도체 메모리 테스트 장치를 제공함에 그 목적이 있다.
상기 목적 달성을 위한 본 발명은 일정레벨의 기준전위를 사용하여 외부 입력전위로부터 내부전위를 발생시키는 내부전위 발생수단과;
파워-업 신호를 발생시키는 파워-업 발생수단과;
상기 파워-업 신호에 구동하여 칩에서 소모되는 전류량을 감지하는 소모전류 감지수단과;
상기 소모전류 감지수단의 출력 및 상기 파워-업 신호를 논리연산하여 칩의 동작을 제어하는 파워-업 제어신호를 출력하는 파워-업 제어수단을 구비함을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
첨부도면 도 3은 본 발명의 일실시예에 따른 칩 테스트 감지회로를 나타낸 것으로, 기준전위를 사용하여 외부전위로부터 내부전위를 발생시키는 내부전위 발생부(8)와; 칩 내부회로의 동작을 알리는 파워-업 신호(p-up1)를 발생시키는 파워-업 발생부(9)와; 상기 파워-업 신호(p-up1)에 동작하여 칩 내부회로에서 소모되는 전류량을 감지하는 소모전류 감지부(10)와; 상기 소모전류 감지부(10)의 출력 및 상기 파워-업 신호(p-up1)를 논리연산하여 칩의 동작여부를 제어하는 파워-업 제어신호(p-up2)를 출력하는 파워-업 제어부(17)고 구성된다.
상기 내부전위 발생부(8)는 외부전원전위 입력단과 제1 노드(N1) 사이에 연결되며 게이트가 제2 노드(N2)에 접속되는 제1 피모스형 트랜지스터(MP1)와; 외부전원전위 입력단과 상기 제2 노드(N2) 사이에 연결되며 게이트가 상기 제2 노드(N2)에 접속되는 제2 피모스형 트랜지스터(MP2)와; 게이트로 기준전위가 인가되고 상기 제1 노드(N1)와 제3 노드(N3) 사이에 연결되는 제1 엔모스형 트랜지스터(MN1)와; 게이트가 내부전원전위 출력단에 접속되며 상기 제2 노드(N2)와 제3 노드(N3) 사이에 연결되는 제2 엔모스형 트랜지스터(MN2)와; 게이트로 내부전위 발생회로를 인에이블 시키는 신호가 인가되며 상기 제3 노드(N3)와 접지전압 단자 사이에 연결되는 제3 엔모스형 트랜지스터(MN3)와; 외부전원전위 입력단과 내부전원전위 출력단 사이에 연결되며 게이트가 상기 제1 노드(N1)에 접속되는 제3 피모스형 트랜지스터(MP3)로 구성된다.
상기 소모전류 감지부(10)는 게이트가 상기 제1 노드(N1)에 접속되며 외부전워전위 입력단에 소오스 단자가 접속되는 제4 피모스형 트랜지스터(MP4)로 구성되는 내부전위 감지부(11)와; 파워-업 신호(p-up1)를 반전출력하는 제1 인버터(IV1)와 게이트가 상기 제1 인버터(IV1) 출력단에 접속되며 소오스 단자가 상기 제4 피모스형 트랜지스터(MP4) 드레인 단자에 접속되는 제5 피모스형 트랜지스터(MP5)로 구성되는 스위치부(12)와; 상기 스위치부(12)의 출력단과 접지전압단 사이에 접속되는 제1 저항(R1)과; 상기 파워-업 신호(p-up1)에 구동하여 상기 스위치부(12)의 출력 및 기준전위(Vr1)를 상호 비교하여 일정레벨의 출력신호를 발생시키는 커런트 미러(13)와; 전원전압 단자와 접지전압 단자 사이에 직렬접속되는 제2 저항(R2)과 제3 저항(R3)으로 구성되어 상기 기준전압을 발생시키는 기준전위 발생부(14)와; 상기 파워-업 신호(p-up1)를 일정시간 지연출력하는 지연부(16)와; 상기 커런트 미러(13)의 출력 및 상기 지연부(16)의 출력을 상호 논리연산하는 래치부(15)로 구성된다.
상기 커런트 미러(13)는 외부전원전위 입력단과 제4 노드(N4) 사이에 연결되며 게이트가 상기 제4 노드(N4)에 접속되는 제6 피모스형 트랜지스터(MP6)와; 게이트가 상기 제4 노드(N4)에 접속되며 외부전원전위 입력단과 제5 노드(N5) 사이에 연결되는 제7 피모스형 트랜지스터(MP7)와; 게이트로 상기 스위치부(12) 출력신호가 인가되고 상기 제4 노드(N4)와 제6 노드(N6) 사이에 연결되는 제4 엔모스형 트랜지스터(MN4)와; 게이트로 상기 기준전위(Vr1)가 인가되고 상기 제5 노드(N5)와 제6 노드(N6) 사이에 연결되는 제5 엔모스형 트랜지스터(MN5)와; 게이트로 상기 파워-업 신호(p-up1)가 인가되고 상기 제6 노드(N6)와 접지전압단자 사이에 연결되는 제6 엔모스형 트랜지스터(MN6)로 구성된다.
상기 래치부(15)는 상기 커런트 미러(13)의 출력 및 상기 지연부(16)의 출력을 두 입력으로 하는 제1 낸드 게이트(ND1)와 제2 낸드 게이트(ND2)로 구성된다.
상기 파워-업 제어부(17)는 상기 래치부(15)의 출력 및 상기 파워-업 신호(p-up1)를 논리연산하는 제3 낸드 게이트(ND3)와 상기 제3 낸드 게이트(ND3)의 출력을 반전시켜 파워-업 제어신호(p-up2)를 출력하는 제2 인버터(IV2)로 구성된다.
이하에서는 상기한 구성으로 이루어진 본 발명의 일실시예에 따른 칩 테스트 감지장치에 대한 동작관계를 첨부도면 도 4와 도 5를 참조하여 상세히 설명한다.
먼저, 본 발명의 회로는 기존의 회로와는 달리 소자에서 소모하는 전류를 감지하는 소모전류 감지부(10)를 첨가하여 칩에 전류가 정상 이상으로 많이 흐르는 경우 특정신호를 발생시켜 칩의 동작을 제어하도록 한 것이다.
내부전위 감지부(11)는 제4 피모스형 트랜지스터(MP4)를 사용하여 내부전위를 공급하는 제3 피모스형 트랜지스터(MP3)와 게이트를 공유하여 일정 비율을 갖고 내부 전원전위로 흐르는 전류를 감지할 수 있도록 하여, 스위치부를 통해 제1 저항(R1)과의 상관관계에서 전기가 얼마나 흐르는 가에 따라 커런트 미러(13)의 제4 엔모스형 트랜지스터(MN4) 게이트 단자로 전위를 출력하게 된다.
기준전위 발생부(14)는 상기 제4 엔모스형 트랜지스터(MN4) 게이트 단자로 입력되는 전위와 비교하기 위하여 기준전위(Vr1)를 만드는 장치이다.
또한, 커런트 미러(13)는 내부전원전위 공급단으로 흐르는 전류에 의하여 만들어지는 n1 전위와 소자 내부의 기준전위 발생부에서 만들어진 기준전위(Vr1)를 비교하여 출력신호를 만들어낸다.
즉, 내부전원전위로 전류가 많이 흐르게 되면 상기 n1 단자의 전위는 높아지게 되고 상기 기준전위(Vr1)보다 더 높아지게 되면 커런트 미러(13)의 출력단인 n2로 고전위를 출력하게 되고, 내부전원전위의 전류가 적게 흐르게 되면 상기 n1 단자의 전위는 낮아지게 되어 상기 기준전위(Vr1)보다 더 낮아지게 되면 상기 커런트 미러(13)의 출력단인 n2로는 저전위를 출력하게 된다.
상기한 동작이 이루어지는 시점은 테스트를 수행하는 칩의 초기 동작시, 즉 파워가 인가되는 동작에서 수행하도록 하거나 미리 정해진 특정신호를 주어 그 동작시에 수행하도록 할 수 있는데 여기서는 파워-업 시간에 감지동작이 이루어질 수 있도록 하여 외부에서 인가되는 전원이 정상레벨에 도달하는 시간을 감지하는 장치를 두어 내부전원전위로 흐르는 전류를 감지하기 시작하고 일정 지연시간 후에 그 결과를 가지고 전류가 많이 흐르는지 적게 흐르는지를 판단한다.
상기 결과에 의해 칩의 동작을 제어하는 단계는 칩에서 외부전원전위가 안정적인 전위에 도달할 때까지 내부회로의 동작을 제어하고 내부회로를 안정적인 전위에 도달한 이후에 동작할 수 있도록 파워-업 신호(p-up1)를 사용한다.
따라서, 파워-업 신호(p-up1)가 로직 로우인 경우에는 내부회로가 동작하지 않는 초기화 상태에 존재하며 소자가 안정적인 전위에 도달하면 파워-업 신호(p-up1)가 로직 하이가 되어 정상동작을 수행하게 되는데 이러한 결과로 칩에 전류가 많이 흐르게 되면 파워-업 제어신호(p-up2)를 통해 칩을 제어하여 계속 초기화 상태로 존재하게 한다.
즉, 상기 파워-업 제어부(17)의 출력인 파워-업 제어신호(p-up2)는 칩에 정상적인 전류가 흐르는 경우에는 로직 하이를 갖게 되어 계속적으로 칩을 동작시키지만, 칩에 흐르는 전류가 비정상적으로 많아지면 로직 로우가 되어 칩의 동작을 제어하여 초기화시킨다.
첨부도면 도 4는 정상적인 칩에 흐르는 전류관계를 도시한 것으로 (g)에 도시되어 있는 바와 같이 파워-업 제어신호(p-up2)가 파워-업이 된 이후에 로직 하이가 되어 칩을 동작시키고 있음을 보여준다.
한편, 첨부도면 도 5는 페일이 발생된 칩의 흐르는 전류관계를 나타낸 것으로 이때에는 파워-업 이후에 (g)에 도시된 바와 같이 파워-업 제어신호(p-up2)가 로직 로우가 되어 칩의 동작을 제어하고 있음을 보여준다.
이상에서 살펴본 바와 같이, 본 발명은 테스트 동작시 결함이 발생된 칩이 존재하는 경우에도 정상적인 칩이 최적의 검사조건에서 테스트를 받을 수가 있으며, 전류소모를 최소화하여 파워소모를 줄이는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래기술에 따른 웨이퍼 번인 테스트를 간단히 도시한 블록도.
도 2는 종래기술에 따른 내부 전원전위 발생 회로.
도 3은 본 발명의 일실시예에 따른 칩 테스트 감지회로.
도 4는 전류가 정상적으로 흐르는 경우 상기 도 3에 대한 동작타이밍도.
도 5는 전류가 많이 흐르는 경우 상기 도 3에 대한 동작타이밍도.
<도면의 주요부분에 대한 부호의 설명>
1 : 웨이퍼 2, 3, 4 : 칩
5, 6, 7 : 전원패드 8 : 내부전위 발생부
9 : 파워-업 발생부 10 : 소모전류 감지부
11 : 내부전위 감지부 12 : 스위치부
13 : 커런트 미러 14 : 기준전위 발생부
15 : 래치부 16 : 지연부
17 : 파워-업 제어부 p-up1 : 파워-업 신호
p-up2 : 파워-업 제어신호

Claims (11)

  1. 일정레벨의 기준전위를 사용하여 외부 입력전위로부터 내부전위를 발생시키는 내부전위 발생수단과;
    파워-업 신호를 발생시키는 파워-업 발생수단과;
    상기 파워-업 신호가 하이레벨인 경우에 구동하여 칩에서 소모되는 전류량을 감지하는 소모전류 감지수단과;
    상기 소모전류 감지수단의 출력 및 상기 파워-업 신호를 논리연산하여 칩의 동작을 제어하는 파워-업 제어신호를 출력하는 파워-업 제어수단을 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  2. 제 1 항에 있어서,
    상기 소모전류 감지수단은 칩 테스트 동작시 외부전위로부터 발생되는 내부전위의 전류량을 감지하는 내부전위 감지수단과;
    상기 파워-업 신호에 하이레벨인 경우에 턴온되어 상기 내부전위 감지수단의 출력을 전달하는 스위치수단과;
    상기 파워-업 신호가 하이레벨인 경우에 동작하여 상기 내부전위 감지수단의 출력과 기준전위를 상호 비교하는 커런트 미러와;
    상기 기준전위를 만드는 기준전위 발생수단과;
    상기 파워-업 신호를 일정시간 지연시켜 타이밍 스큐를 조절하기 위한 지연수단과;
    상기 커런트 미러의 출력 및 상기 지연수단의 출력을 논리연산하는 래치수단을 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  3. 제 2 항에 있어서,
    상기 내부전위 감지수단은 모스 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  4. 제 3 항에 있어서,
    상기 내부전위 감지수단은 피모스형 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  5. 제 2 항에 있어서,
    상기 스위치수단은 모스 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  6. 제 5 항에 있어서,
    상기 스위치수단은 피모스형 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  7. 제 2 항에 있어서,
    기준전위 발생수단은 전원전압 단자와 접지전압 단자 사이에 직렬접속된 저항을 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  8. 제 2 항에 있어서,
    상기 래치수단은 논리 게이트를 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  9. 제 8 항에 있어서,
    상기 래치수단은 낸드 게이트를 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  10. 제 2 항에 있어서,
    상기 파워-업 제어수단은 논리 게이트를 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
  11. 제 10 항에 있어서,
    상기 파워-업 제어수단은 낸드 게이트를 구비함을 특징으로 하는 반도체 메모리 테스트 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100648275B1 (ko) * 2004-12-09 2006-11-23 삼성전자주식회사 반도체 테스트 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0613441A (ja) * 1992-06-26 1994-01-21 Citizen Watch Co Ltd 半導体集積回路装置の検査測定方法
JPH06194404A (ja) * 1992-12-22 1994-07-15 Kawasaki Steel Corp 集積回路試験装置
JPH1082833A (ja) * 1996-09-05 1998-03-31 Nec Corp 半導体装置及びその試験方法
KR19980087302A (ko) * 1997-05-23 1998-12-05 모리시다 요이치 반도체 집적회로
US5850404A (en) * 1995-01-20 1998-12-15 Nec Corporation Fault block detecting system using abnormal current

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0613441A (ja) * 1992-06-26 1994-01-21 Citizen Watch Co Ltd 半導体集積回路装置の検査測定方法
JPH06194404A (ja) * 1992-12-22 1994-07-15 Kawasaki Steel Corp 集積回路試験装置
US5850404A (en) * 1995-01-20 1998-12-15 Nec Corporation Fault block detecting system using abnormal current
JPH1082833A (ja) * 1996-09-05 1998-03-31 Nec Corp 半導体装置及びその試験方法
KR19980087302A (ko) * 1997-05-23 1998-12-05 모리시다 요이치 반도체 집적회로

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