KR19980087302A

KR19980087302A - 반도체 집적회로

Info

Publication number: KR19980087302A
Application number: KR1019980018525A
Authority: KR
Inventors: 가즈코 니시무라; 히로노리 아카마쯔; 아키라 마쯔자와
Original assignee: 모리시다 요이치; 마쯔시다 덴키 산교 가부시키가이샤
Priority date: 1997-05-23
Filing date: 1998-05-22
Publication date: 1998-12-05
Also published as: EP0880172A2; DE69836880D1; EP0880172B1; DE69836880T2; EP0880172A3; KR100506667B1

Abstract

본 발명은 반도체 집적회로를 구성하는 임계치 전압(Vt)이 낮은 M0S 트랜지스터로 이루어지는 회로에 있어서, 이상에 의한 회로 전류의 증대를 검출하기 위한 것으로, 피검사 회로(230)는 각각 저Vt의 MOS 트랜지스터 TLP, TLN으로 이루어지는 회로 블록인 어드레스 버퍼(231,···), 타이밍 발생기(234)로 구성된다. 검사를 지시하기 위한 테스트 인에이블 신호(TE)와 동작을 지시하기 위한 동작 선택신호(/OP)와 원하는 회로 블록을 선택하기 위한 블록 선택신호(S11∼S61)를 공급한다. 검사시에 블록 선택신호(S11∼S61) 중 어느 것과 테스트 인에이블 신호(TE)를「H」로 함으로써 선택된 각 회로 블록의 검출 전류(I11∼I61) 중의 하나를 검사회로로 공급하기 위한 각각 고Vt의 NMOS 트랜지스터(THN11∼THN61) 및 PMOS 트랜지스터(THP11∼THP61)를 구비한다.

Description

반도체 집적회로

본 발명은 스스로 검사를 가능하게 하고, 불량이 발생한 경우에는 스스로 복구하기 위한 회로를 갖는 반도체 집적회로에 관한 것이다.

CMOS 회로는 사용시에 이 회로를 구성하는 PMOS 회로와 NMOS 회로 중 어느 한쪽밖에 온(ON)되지 않기 때문에 소비전류가 적다. 따라서 CMOS 회로에서 배선간의 브리지 등의 이상이 발생한 경우에는 소비 전류의 자리수가 2∼3자리수 증가한다. 이것을 이용하여 CMOS 회로로 구성된 LSI를 검사할 때에는 전류값의 증가를 관측하여 고장을 검출하는 방법, 구체적으로는 스탠바이 전류 테스트, IDDQ 테스트 등이 사용된다.

그 한편으로 최근 저소비 전력화를 목적으로 한 LSI의 전원전압 저감에 따라, 동작 속도를 확보하기 위해 CM0S 회로가 갖는 M0S 트랜지스터에 대하여 임계치 전압(이하, Vt라 함)의 저감이 강하게 요청되고 있다. 그런데 저Vt의 경우에는 대기시에서의 M0S 트랜지스터의 리크 전류가 증대하기 때문에 대기시의 소비전력 저감을 목적으로 하여 2가지 방법이 개발되어 있다. 제 1의 방법은 CM0S 회로를 기판 전압의 제어에 의해 각 M0S 트랜지스터의 대기시에서의 Vt를 높이는 구성, 이른바 가변 임계치 전압 CMOS(variable threshold voltage-CMOS ; 이하, VT-CMOS라 함)의 구성으로 하는 방법이다. 제 2의 방법은 CMOS 회로를 고Vt의 MOS 트랜지스터를 이용하여 저Vt의 M0S 트랜지스터로 이루어지는 회로를 대기시에 오프하는 구성, 이른바 다중 임계치 CMOS(multi-threshold-CMOS ; 이하, MT-CMOS라 함)의 구성으로 하는 방법이다. MT-CMOS는 동작모드로부터 대기모드로의 전환 시간이 VT-CM0S보다 짧다는 이점을 갖는다.

그러나 상술한 MT-CMOS의 구성에 의하면 CMOS 회로를 구성하는 저Vt의 각 M0S 트랜지스터에 의해 대기모드에서의 리크 전류가 증대되므로, 검사시에 있어서의 이상에 따르는 이상 전류의 증가분의 비율이 작아져 이상을 검출하기 어렵게 되고, IDDQ 테스트 등이 곤란하게 된다.

본 발명은 상기의 문제점을 감안하여 이루어진 것으로, 저Vt의 트랜지스터로 이루어지는 M0S 회로의 이상에 의한 전류의 증대를 검사할 수 있게 하는, 상기 M0S 회로를 포함하는 반도체 집적회로를 제공하는 것을 목적으로 한다.

도 1은 본 발명에 따른 반도체 집적회로의 구성예를 도시한 블록도

도 2는 도 1 중의 피검사 회로 및 회로블록 전환부의 상세 구성을 도시한 회로도

도 3은 도 1 중의 검사 회로의 상세 구성을 도시한 회로도

도 4는 실측값에 기초하여 레퍼런스 전류값을 결정하는 경우의 회로를 도시한 회로도

도 5는 도 2의 회로에 예비블록 전환회로를 추가한 회로를 부분적으로 도시한 회로도

도면의 주요 부분에 대한 부호의 설명

210 : 스캔 레지스터 220A, 220B : 회로블록 전환부

230 : 피검사 회로 231 : 어드레스 버퍼

232 : 제 1 메모리 블록 233 : 제 n 메모리 블록

234 : 타이밍 발생기 235 : 예비 메모리 블록(예비 회로블록)

240, 340 : 검사회로(검사수단) 241, 341 : 레퍼런스 전류 결정회로

242 : 레퍼런스 전류 결정용 메모리

342 : 레퍼런스 전류 결정용 메모리(기억수단)

250 : 레지스터 회로 400 : 예비블록 전환회로(전환수단)

F1∼Fn : 퓨즈수단 ICLK : 전류 결정용 클록

IDET : 전류 결정용 신호 I11∼I61, I3Y : 검출전류

/0P : 동작 선택신호

QN11∼QN61, TLN, QN3Y : 저임계치 전압의 NMOS 트랜지스터

QP11∼QP61, TLP, QP3Y : 저임계치 전압의 PMOS 트랜지스터

SCB : 예비블록 전환신호

SW31∼SW3n, SW3Y : 스위치용 NMOS 트랜지스터

S11∼S61, S3Y : 블록 선택신호

T : 블록 검사결과

TE : 테스트 인에이블 신호

THN11∼THN61 : 고임계치 전압의 NMOS 트랜지스터(전원라인 전환수단)

THN3Y : 고임계치 전압의 NMOS 트랜지스터

THP11∼THP61 : 고임계치 전압의 PMOS 트랜지스터(전원라인 전환수단)

THP3Y : 고임계치 전압의 PMOS 트랜지스터

상기 목적을 달성하기 위해 본 발명은 저Vt의 M0S 트랜지스터로 구성된 피검사 회로를 복수의 회로블록으로 나누어, 평상시의 대기 모드에서 상기 복수의 회로블록의 전원을 오프하기 위한 고Vt의 M0S 트랜지스터를 리크 전류의 검사시에도 이용하도록 한 것이다. 즉, 작은 회로 블록마다 고Vt의 M0S 트랜지스터를 통해 상기 소회로 블록의 회로 전류를 검사 회로로 유도하도록 한 것이다.

또 본 발명은 반도체 집적회로를 리크 전류의 검사 결과에 기초하여 불량으로 판정된 회로블록이 미리 준비해 둔 다른 회로블록으로 치환되도록 구성한 것이다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

(실시예)

이하, 본 발명에 관한 반도체 집적회로에 대하여 도면을 참조하여 설명하기로 한다. 도 1은 본 발명에 관한 반도체 집적회로의 구성예를 도시한 도면이다. 도 1에서 스캔 레지스터(210)는 수취한 블록선택 데이터(BS)를 클록(CP)에 의해 차례로 전송하여 블록 선택신호(S11∼S61)를 공급하기 위한 회로블록 선택수단이다. 회로블록 전환부(220A, 220B)는 회로블록(AB,···, TG)으로 구성되는 피검사회로(230)에 회로전압(VCIR)을 인가하고, 또 수취한 테스트 인에이블 신호(TE)와 블록 선택신호(S11∼S61) 및 동작 선택신호(/0P)에 따라 각 회로블록의 회로전류의 경로를 검출전류(I11,···, I61)의 경로 또는 그라운드(GND)로의 경로 중 어느 하나로 각각 전환하기 위한 회로블록 전환수단이다. 여기에서, “/”는 신호가 부(負)의 논리인 것을 나타낸다. 피검사회로(230)는 예를 들면 동일 칩상에 형성되는 SRAM, ROM, 로직회로 등으로 구성되고, 또한 복수의 회로블록(AB,···, TG)으로 분할되어 있는 회로이다. 검사회로(240)는 평상시에는 수취해야 할 검출전류의 경로를 차단하는 한편 검사시에는 수취한 기준전압(VREF)에 기초하여 레퍼런스 전류를 생성하고, 또한 수취한 검출전류와 이 생성된 레퍼런스 전류를 비교하여 검사하고, 소정의 경우에는 블록 검사결과(T)를 공급하기 위한 검사수단이다. 레지스터 회로(250)는 수취한 블록 검사결과(T)를 차례로 시프트하여 패러렐 데이터인 블록검사 데이터(D11∼D61)를 생성하고, 또한 불량인 회로블록을 특정하고자 하는 경우 등 필요에 따라 공급하기 위한 기억수단이다.

도 1의 반도체 집적회로의 동작에 대하여 설명하기로 한다. 스캔 레지스터(210)는 선두 비트만「H(하이)」인 「HLLLL···」로 이루어지는 블록선택 데이터(BS)를 클록(CP)에 의해 차례로 전송하고, 블록 선택신호(S11∼S61) 중의 1개의 신호를 차례로「H」로 하여 공급한다. 회로블록 전환부(220A, 220B)는 수취한 테스트 인에이블 신호(TE)가「H」일 때, 회로블록(AB, ···, TG)의 회로전류의 경로를 전환하여 검출전류(I11,···, I61) 중 수취한 블록 선택신호(S11∼S61)가「H」인 회로블록에 대응하는 전류를 검사회로(240)로 공급한다. 또한 수취한 테스트 인에이블 신호(TE)가「L(로우)」일 때 동작 선택신호(/OP)가「H」이면 피검사회로(230)의 모든 회로전류(I11,···, I61)를 검사회로(240)로 공급하고, 동작 선택신호(/OP)가「L」이면 모든 회로전류(I11,···, I61)를 그라운드(GND)로 흐르게 한다. 검사회로(240)는 검사시에 있어서는 수취한 기준전압(VREF)에 따라 미리 기준값인 레퍼런스 전류를 생성하는 한편 수취한 검출전류가 레퍼런스 전류의 값을 넘은 경우에는 이 회로블록이 불량인 것을 나타내는 블록 검사결과(T)를 공급한다. 또한 평상시에는 수취할 회로전류의 전류경로를 차단한다. 레지스터 회로(250)는 수취한 블록 검사결과(T)를 차례로 시프트함으로써 어떤 회로블록이 불량인가를 나타내는 블록검사 데이터(Dl1∼D61)를 생성하고 또한 필요에 따라 공급한다. 상술한 동작에 의해 모든 회로블록(AB,···, TG)으로부터 선택한 1개 또는 복수의 회로블록의 회로전류를 검사할 수 있다.

도 2는 도 1 중의 피검사회로(230) 및 회로블록 전환부(220A, 220B)의 구성도이다. 도 2에서 어드레스 버퍼(231, ···), 제 1의 메모리 블록(232, ···), 제 n의 메모리블록(233,···), 타이밍 발생기(234)는 각각 피검사회로(230)를 구성하는 회로블록이다. 각각 회로전압(VCIR)이 인가되는 각 회로블록은 각 회로전류가 그라운드(GND)로 유출되는 평상시의 전류경로와, 각 회로전류로 이루어지는 각 검출전류(I11∼I61)가 유출되는 검사시의 전류경로를 갖는다. 또한 각 회로블록은 각각 저Vt의 NMOS 트랜지스터(TLN) 및 PMOS 트랜지스터(TLP)로 구성되는 CMOS 회로이다. 고Vt의 PMOS 트랜지스터(THP11∼THP61)는 회로블록 전환부(220A)를 구성하며, 회로블록마다 그라운드(GND)로의 전류경로, 즉 평상시의 전류 경로를 차단하기 위한 소자로 이루어지는는 전원라인 전환수단이다. 고Vt의 NMOS 트랜지스터(THN11∼THN61)는 회로블록마다의 검사회로로의 전류경로, 즉 검사시의 전류경로를 차단하기 위한 소자로 이루어지는 전원라인 전환수단이다. 저Vt의 NMOS 트랜지스터(QN11∼QN61) 및 저Vt의 PMOS 트랜지스터(QP11∼QP61)는 고Vt의 각 MOS 트랜지스터를 각각 스위칭하기 위한 구동소자이고, 고Vt의 NMOS 트랜지스터(THN11∼THN61)와 함께 회로블록 전환부(220B)를 구성한다.

회로블록 전환부(220A, 220B)의 동작을 설명하기로 한다. 제 1의 경우로서 테스트 인에이블 신호(TE)가「H」인 경우를 고려한다. 이 경우에는 저Vt의 NMOS 트랜지스터(QN11∼QN61)가 전부 온되는 동시에 저Vt의 PMOS 트랜지스터(QP11∼QP61)가 전부 오프된다. 이에 따라 각 회로블록의 블록 선택신호(S11∼S61)가 고Vt의 각 MOS 트랜지스터의 게이트로 각각 공급된다. 블록 선택신호(S11∼S61)가「H」인 선택된 회로블록에 있어서, 고Vt의 NMOS 트랜지스터(THN11∼THN61) 중 대응하는 트랜지스터가 온되는 동시에 고Vt의 PMOS 트랜지스터(THP11∼THP61) 중 대응하는 트랜지스터가 오프된다. 이에 따라 이 선택된 회로블록에 검사시의 전류경로가 접속되는 한편 평상시의 전류경로는 차단된다. 따라서 이 회로블록의 회로전류는 검출전류(I11∼I61) 중의 대응하는 전류로 되어 검사시의 전류경로를 통해 공급된다. 이 때, 블록 선택신호(S11∼S61)가「L」인 회로블록은 회로전류가 그라운드(GND)로 흐르기 때문에 검사에는 관계하지 않는다.

한편, 테스트 인에이블 신호(TE)가「L」인 경우에는 저Vt의 NMOS 트랜지스터 (QN11∼QN61)가 전부 오프되는 동시에 저Vt의 PMOS 트랜지스터(QP11∼QP61)가 전부 온된다. 이에 따라 동작 선택신호(/0P)가 고Vt의 각 M0S 트랜지스터의 게이트로 각각 공급된다. 제 2의 경우로서 테스트 인에이블 신호(TE)가「L」이고 동작 선택신호(/OP)가「H」인 경우를 고려한다. 이 경우에는 고Vt의 NMOS 트랜지스터(THN11∼THN61)가 전부 온되는 동시에 고Vt의 PMOS 트랜지스터(THP11∼THP61)가 전부 오프된다. 이에 따라 모든 회로블록에 검사시의 전류경로가 접속되는 한편 평상시의 전류경로는 전부 차단된다. 따라서 모든 회로블록의 회로전류인 검출전류(I11∼I61)는 검사시의 전류경로를 통해 공급된다. 이 경우의 전류경로는 후술하는 바와 같이 공급장소에서 별도로 차단되어 피검사회로(230)의 전체 회로전류, 즉 소비전류는 0으로 된다. 제 3의 경우로서 테스트 인에이블 신호(TE)가「L」이고 동작 선택신호(/OP)가「L」인 경우를 생각한다. 이 경우에는 고Vt의 NMOS 트랜지스터(THN11∼THN61)가 전부 오프되는 동시에 고Vt의 PMOS 트랜지스터(THP11∼THP61)가 전부 온된다. 이에 따라 모든 회로블록에 평상시의 전류경로가 접속되고 검사시의 전류경로는 전부 차단된다. 따라서 모든 회로블록의 회로전류는 평상시의 전류경로를 통해 그라운드(GND)로 유출되어 통상의 동작이 가능해진다. 검사시에는 제 1의 경우의, 평상시의 대기모드에서는 제 2의 경우의, 평상시의 동작모드에서는 제 3의 경우의 신호 조합을 각각 이용한다.

도 3은 도 1 중의 검사회로(240)의 회로도이다. 도 3에서 레퍼런스 전류 결정회로(241)는 전류의 기준값을 결정하기 위해 1비트만「1」인 패러렐 데이터에 기초하는 전류 지정신호(L1∼L4)를 공급하기 위한 신호 공급수단으로서, 이 패러렐 데이터를 수취하기 위한 레퍼런스 전류 결정용 메모리(242)로 구성된다. 레퍼런스 전류 생성회로(243)는 상기 공급된 전류 지정신호(L1∼L4)에 기초하여 수취한 기준전압(VREF)으로부터 레퍼런스 전류를 결정하여 공급하기 위한 기준값 생성수단이다. 비교회로(244)는 평상시에는 수취할 검출전류의 전류경로를 차단하는 한편 검사시에는 검출전류(I11∼I61) 중 수취한 검출전류와 수취한 레퍼런스 전류를 비교하여 상기 검출전류가 레퍼런스 전류를 넘을 경우에 블록 검사결과(T)를「H」로 하여 출력하기 위한 비교수단이다. 레퍼런스 전류 생성회로(243)는 레퍼런스 전류 결정저항(RR1∼RR5)과 MOS 트랜지스터(Q1∼Q5)로 구성되고, 비교회로(244)는 분압용 저항(RlA, R2A, R1B, R2B)과 MOS 트랜지스터(Q6, Q7) 및 비교기(245)로 구성된다. 분압용 저항 R1A와 R1B, R2A와 R2B는 각각 같은 저항값을 갖는다. 바이어스 전압(VA)은 MOS 트랜지스터(Q6, Q7)를 흐르는 전류의 값을 조정하고 평상시에는 상기 MOS 트랜지스터(Q6, Q7)의 쌍방을 오프로 하기 위한 전압이다. 바이어스 전압(VB)은 비교기(245)를 흐르는 정전류의 값을 조정하며, 평상시에는 이 비교기(245)를 오프로 하기 위한 전압이다.

검사회로(240)의 동작을 설명하기로 한다. 검사회로(240)는 검사시에만 전원인 기준전압(VREF)이 공급되어 동작한다. 평상시에는 기준전압(VREF)은 검사회로(240)로 공급되지 않고, 또한 MOS 트랜지스터(Q6, Q7) 및 비교기(245)가 모두 오프이기 때문에 피검사회로(230)로부터 수취할 검출전류(I11∼I61)의 전류경로는 차단된다. 이에 의해, 평상시의 대기모드에 있어서 피검사회로(230)의 전체 회로전류, 즉 소비전류는 0으로 된다. 검사시에 있어서 검사회로(240)에는 기준전압 (VREF)으로서, 피검사회로(230)에는 회로전압(VCIR)으로서, 상기 피검사회로(230)의 표준 전원전압(Vdd)이 공급된다. 레퍼런스 전류 결정회로(241)는 레퍼런스 전류 결정용 메모리(242)가 갖는 4비트로 이루어지는 패러렐 데이터에 기초하여 전류 지정신호(L1∼L4)를 공급한다. 이 공급된 신호 중「H」인 전류 지정신호(L3)가 MOS 트랜지스터(Q3)를 온함으로써 레퍼런스 전류 결정저항(RR1∼RR5)의 조합을 이용하여 기준전압(VREF)을 분압하여 얻어진 전압을 MOS 트랜지스터(Q5)의 게이트에 공급한다. MOS 트랜지스터(Q5)는 수취한 게이트 전압에 따라 기준전압(VREF)에 의해 공급되는 전류를 증폭하여 비교회로(244)에 공급한다. 비교회로(244)는 이 공급된 전류와 분압용 저항(R1A, R2A)에 의해 발생시킨 설정전압을 비교기(245)의 한쪽 입력단자에 공급하는 한편 수취한 검출전류와 분압용 저항(R1B, R2B)에 의해 발생시킨 검출전압을 비교기(245)의 다른쪽 입력 단자에 공급한다. 비교기(245)는 각각의 입력단자에서 수취한 전압끼리 비교하여 검출전압이 설정전압보다 큰 경우에는 블록 검사결과(T)를「H」로 하여 출력한다. 상기 전압끼리 비교함으로써 수취한 검출전류와 레퍼런스 전류를 비교할 수 있다. 또한 기준전압(VREF)으로서 표준 전원전압(Vdd)을 공급하고, 피검사회로(230)에 공급하는 회로전압(VCIR)을 적당히 정함으로써, 예를 들면 회로전압(VCIR)으로서 과전압을 인가하여 가속시험을 용이하게 실시할 수 있다. 이 경우에는 검사시에 반도체 집적회로의 외부로부터 회로전압(VCIR) 및 기준전압(VREF)을 각각 공급하기 위해 상기 반도체 집적회로 상에 각각의 전압에 대응하는 단자를 설치해도 된다.

또 이상의 설명에서는, 레퍼런스 전류 생성회로(243)는 기준전압(VREF)을 4종류로 분압한 전압에 기초하여 4종류의 값을 갖는 레퍼런스 전류를 생성하였다. 이것에 한정되지 않고, 이하와 같은 구성을 이용하여 기준전압(VREF)을 분압하여 생성하는 전압의 레벨을 늘려 레퍼런스 전류가 취할 수 있는 값을 더욱 세밀하게 분할할 수 있다.

즉, 예를 들면 레퍼런스 전류 결정용 메모리(242)를 합계 3개 설치하여 기억하는 데이터를 12개로 늘린다. 그리고 저항(RR1∼RR4)과 MOS 트랜지스터(Q1∼Q4)로 이루어지는 조합과 같은 조합을 추가하여 합계 12개의 조합으로 하고, 레퍼런스 전류 결정용 메모리(242)의 각 데이터에 대응하는 저항과 M0S 트랜지스터의 조합을 설치한다. 여기에서 조악한 정밀도로 레퍼런스 전류를 결정하기 위해 저항(RR1∼RR4)이 큰 전압의 범위로 분압하도록 각 저항의 저항값을 설정한다. 그리고 추가한 저항 중의 4개가 큰 전압의 범위에서 중간 정도의 전압의 범위로 분압하고, 나머지 4개가 중간 정도의 전압의 범위에서 작은 전압 레인지로 분압하도록 각각 저항값을 설정한다. 즉 12개의 저항이 각각 4개씩 저정밀도용 저항, 중정밀도용 저항 및 고정밀도용 저항으로서 기능한다. 마찬가지로 레퍼런스 전류 결정용 메모리의 12개의 데이터가 저정밀도용 데이터, 중정밀도용 데이터 및 고정밀도용 데이터로서 각각 대응하는 MOS 트랜지스터에 공급된다. 이에 따라 12개의 MOS 트랜지스터는 레퍼런스 전류 결정용 메모리로부터 판독된 12비트의 데이터에 기초하여 온 또는 오프된다. 따라서 각각 4개의 저정밀도용 저항과 중정밀도용 저항과 고정밀도용 저항 중 12개의 MOS 트랜지스터에 의해 선택된 저항과 저항(RR5)이 직렬로 접속되어 이들의 직렬 접속된 저항에 의해서 기준전압(VREF)이 분압된다. 이렇게 하여 기준전압(VREF)이 분압되어 생성되는 전압, 즉 고정밀도가 되는 전압이 MOS 트랜지스터(Q5)의 게이트로 공급되므로 레퍼런스 전류는 더욱 세밀하게 분할된 값을 취할 수 있다. 피검사회로의 특성으로 요구되는 정밀도로부터 판단하여 조악한 정밀도로 검사해도 되는 경우에는 4개의 저정밀도용 저항만을 사용하고, 고정밀도로 검사하고 싶은 경우에는 고정밀도용 저항까지 포함시켜 사용하여, 각각 얻어진 레퍼런스 전류에 기초하여 검사가 행해진다. 그리고 이 레퍼런스 전류의 값과 비교하여 비교회로(244)에 의해 각 검출전류(I11∼I61)가 판정된다.

이상의 구성에 의하면 낮은 정밀도로 검사해도 되는 경우에는 4개의 저정밀도용 저항만을 이용하므로 단시간에 검사가 가능하고, 필요에 따라 다시 고정밀도로 검사할 수도 있는 반도체 집적회로가 실현된다.

또 각각 4비트를 기억하는 레퍼런스 전류 결정용 메모리를 3개 설치하여 레퍼런스 전류가 12가지의 값을 취할 수 있는 구성으로 했으나, 레퍼런스 전류 결정용 메모리의 수와 그 메모리가 기억하는 비트수는 이것에 한정되지 않는 것은 물론이다.

지금까지 설명한 바와 같이 레퍼런스 전류는 레퍼런스 전류 결정용 메모리(242)에 입력된 값에 의해 결정된다. 여기에서 레퍼런스 전류의 결정에 대한 변형예로서 실제로 측정된 리크 전류값, 즉 실측값에 기초하여 레퍼런스 전류를 결정하는 경우의 구성을 도 3과 도 4를 참조하여 설명하기로 한다.

도 4는 실측값에 기초하여 레퍼런스 전류값을 결정하는 경우의 회로를 도시하는 회로도이다. 도 3과 동일한 구성요소에는 도 3에서의 부호와 동일한 부호를 붙여 그 설명을 생략한다.

도 4에서 검사회로(340)는 도 3의 검사회로(240)에 레퍼런스 전류의 값을 차례로 증가시키는 구성을 추가한 것이다. 레퍼런스 전류 결정회로(341)는 전류의 기준값을 결정하기 위해 1비트만 「1」인 패러렐 데이터에 기초하는 전류 지정신호 (L1∼L4)를 공급하기 위한 신호 공급수단이다. 그리고 레퍼런스 전류 결정회로(341)는 3단의 인버터로 이루어지는 반전회로(NOT)와, 인버터(INV)와, NAND 회로 (NA1∼NA3)와, NMOS 트랜지스터(Q8)와, 레퍼런스 전류 결정용 메모리(342)로 구성되어 있다. 레퍼런스 전류 결정용 메모리(342)는 레퍼런스 전류 결정회로(341)의 동작 개시시에는 전부「0」을 기억하고 있고, 레퍼런스 전류 결정회로(341)의 동작에 따라 시프트 레지스터로서 기능하며, 또한 패러렐 데이터를 생성하여 기억하기위한 기억수단이다. 전류 결정용 클록(ICLK)은 NMOS 트랜지스터(Q8)를 통해 레퍼런스 전류 결정용 메모리(342)로 공급되어 레퍼런스 전류 결정용 메모리(342)를 차례로 시프트 동작시키기 위한 클록이다. 레퍼런스 전류 결정용 신호(IDET)는 레퍼런스 전류 결정용 메모리(342)로 공급되며 선두의 1비트만「H」이고 나머지는「L」로 이루어지는 신호이다. 리세트 신호(RESET)는 전류 결정용 클록(ICLK)이 레퍼런스 전류 결정용 메모리(342)에 공급되지 않은 상태에서 「L」이 됨으로써 레퍼런스 전류 결정용 메모리(342)에 전류 결정용 클록(ICLK)을 공급하는 동작을 시작시키기 위한 신호이다.

이하 레퍼런스 전류 결정회로(341)의 동작을 설명하기로 한다. 우선 각 회로 블록 중 미리 선택된 기준 블록의 리크 전류를 측정한다. 기준 블록으로서는 회로구성면에서 리크 전류가 가장 발생하기 쉽다고 예상되는 회로 블록을 미리 선택해 둔다. 그리고 도 3의 회로블록 전환부(220A, 220B)에 의해 검사시의 전류 경로를 통해 피검사 회로(230)인 기준 블록의 회로 전류가 비교 회로(244)에 공급된다. 비교 회로(244)는 공급된 회로 전류, 즉 검출 전류(I11∼I61) 중 수취한 검출 전류와 레퍼런스 전류를 비교하여 수취한 검출 전류가 레퍼런스 전류를 넘은 경우에는 블록 검사결과(T)를「H」로 하여 출력한다.

여기에서 도 4의 레퍼런스 전류 결정용 신호(IDET)로서는 선두의 1비트만「1」이고 나머지는「O」으로 이루어지는 전류 결정용 데이터「1000···0」에 기초하여 전류 결정용 클록(ICLK)에 따라 시리얼 신호「HLLL···L」이 차례로 공급된다. 그리고 리세트 신호(RESET)로서 레퍼런스 전류 결정회로(341)의 동작개시 시에만 「L」을 공급하고 그 이외의 경우에는「H」를 공급한다. 즉 레퍼런스 전류 결정회로(341)의 동작 개시시에는 리세트 신호(RESET)가「L」이므로 NAND 회로(NA3)의 출력, 즉 NAND 회로(NA2)의 한쪽 입력이「H」로 고정된다.

우선, 블록 검사결과(T)가「L」인 경우, 즉 기준 블록으로부터의 검출 전류가 레퍼런스 전류를 넘지 않은 경우에 대하여 생각하기로 한다. NAND 회로(NA1)의 각 입력으로는 블록 검사결과(T)와 그 반전신호가 공급되기 때문에 그 출력, 즉 NAND 회로(NA2)의 다른쪽 입력은 블록 검사결과(T)에 상관없이「H」로 되어 있다. 이것에 의해 각 입력으로서「H」를 수취한 NAND 회로(NA2)는「L」을 공급하고, 인버터(INV)가「H」를 공급하기 때문에 NMOS 트랜지스터(Q8)는 온하여 전류 결정용 클록(ICLK)이 레퍼런스 전류 결정용 메모리(342)로 공급된다. 따라서 레퍼런스 전류 결정용 메모리(342)에서 레퍼런스 전류 결정용 신호(IDET)는 전류 결정용 클록(ICLK)에 따라서 차례로 시프트되어 간다.

다음으로 전류 결정용 데이터의「1」로 이루어지는 선두 비트에 기초하는 레퍼런스 전류 결정용 신호(IDET)의「H」가 전류 결정용 클록(ICLK)에 따라 차례로 시프트되어 가고 블록 검사결과(T)가「H」가 된 경우, 즉 기준 블록으로부터의 검출 전류가 레퍼런스 전류를 넘었을 때에 대하여 생각하기로 한다. 이 경우에는 「H」가 된 블록 검사결과(T)가 NAND 회로(NA1)의 한쪽의 입력으로 공급된 후 다른쪽 입력으로는 반전회로(NOT)에 의해 지연되어 반전된 블록 검사결과(T)가「H」로부터「L」로 되어 공급된다. 즉 NAND 회로(NA1)의 한쪽의 입력으로 블록 검사결과(T)가 공급되고 나서 지연되어 반전된 블록 검사결과(T)가 다른쪽 입력으로 공급되기까지의 짧은 시간만큼 쌍방의 입력으로 「H」가 공급된다. 따라서 NAND 회로 (NA1)는 짧은 시간만큼 NAND 회로(NA2)의 한쪽 입력에 「L」을 공급한다. 이 경우에는 NAND 회로(NA2)는 NAND 회로(NA3)로부터 수취한 신호의 레벨에 상관없이 「H」를 공급한다. 이에 따라 인버터(INV)가「L」을 공급하므로 NMOS 트랜지스터(Q 8)는 오프되어 레퍼런스 전류 결정용 메모리(342)에 대한 전류 결정용 클록(ICLK)의 공급이 정지된다. 따라서 레퍼런스 전류 결정용 메모리(342)에서 그때까지 전류 결정용 클록(ICLK)에 따라 차례로 시프트되어 온 레퍼런스 전류 결정용 신호(IDET)가 고정된다. 즉, 이 경우의 기준 블록으로부터의 검출 전류를 나타내는 데이터가 레퍼런스 전류 결정용 메모리(342)에 유지된 것으로 된다. 그리고 이 경우의 검출 전류의 값이, 예를 들면 배선간의 브리지에 의한 단락 등의 치명적인 결점을 나타내는 값보다 작으면 유지된 패러렐 데이터를 전류 지정신호(L1∼L4)로서 레퍼런스 전류 생성회로(243)로 공급한다. 이에 따라 기준 블록으로부터의 검출 전류의 값, 즉 실측값을 리크 전류의 기준값으로서 이용할 수 있다.

다시 검출 전류를 레퍼런스 전류와 비교하는 경우에는 리세트 신호(RESET)로서「L」을 공급하면 된다. 이에 따라 레퍼런스 전류 결정용 메모리(342)를 동작 개시시의 상태로 되돌리고 전류 결정용 클록(ICLK)의 공급을 개시할 수 있다.

이상 설명한 바와 같이 본 변형예에 의하면 회로 구성면에서 리크 전류가 가장 발생하기 쉽다고 예상되는 회로 블록의 리크 전류값을 측정하여 그 실측값을 기준으로 다른 회로 블록의 리크 전류가 판정된다. 따라서 이와 같이 실제의 측정값을 이용함으로써 프로세스 변동 등에 의해 리크 전류값이 변화한 경우라도 과도하게 엄격한 기준값을 적용하지 않고 검사가 행해지므로 안정된 수율로 제조되는 반도체 집적회로를 얻을 수 있다.

또 회로 구성면에서 리크 전류의 영향을 가장 받기 쉽다고 예상되는 회로블록에 대하여 본 변형예를 적용해도 된다. 이 경우에는 리크 전류의 영향을 가장 받기 쉬운 회로 블록이 불량이 아니라고 판정됨으로써 다른 회로 블록에 대해서도 불량이 아니라고 추정되므로 적은 공정수로 검사되는 반도체 집적회로가 실현된다.

또 실측값을 얻기 위한 측정 대상, 즉 기준 블록으로서는 동일 칩 내의 회로블록을 이용해도 되고 다른 칩이 갖는 회로 블록을 이용해도 된다. 예를 들면 웨이퍼 내의 외주면에 가까운 부분에서 형성된 칩에서 리크 전류가 발생되기 쉽다고 예상되면 그와 같은 칩이 갖는 회로 블록을 이용할 수 있다.

또한 다른 칩이 갖는 회로 블록 중 특히 피검사 블록과 같은 구성을 갖는 회로 블록을 기준 블록으로 한 경우에는 거의 같은 리크 전류값을 얻을 수 있기 때문에 보다 정확한 검사가 행해진다.

또한 기준 블록으로서 피검사 블록에 인접하는 인접 회로블록을 이용해도 된다. 이에 따라 기준 블록으로서 가장 동일에 가까운 제조 조건으로 형성되었다고 생각되는 인접 회로블록을 이용하게 된다. 따라서 보다 균일한 리크 전류의 분포를 갖는 회로블록으로 이루어지는 반도체 집적회로가 실현되므로, 이 구성은 예를 들면 랭크 분류된 반도체 집적회로를 얻고자 하는 경우 등에 효과적이다. 또한 항상 피검사 블록과 그 인접 회로블록의 리크 전류들을 비교하게 되므로 검사의 구성을 용이하게 할 수 있다.

그런데 기준 블록으로서 피검사 블록과는 다른 구성을 갖는 회로블록을 이용하는 경우에는 구성의 차이에 기인하는 리크 전류값의 차가 발생하는 일이 있다. 이러한 경우에는 이상이 아닌 리크 전류값의 차가 불량이라고 판정되지 않도록 하기 위해 도 3의 비교회로(244)에서 임계값을 어긋나게 하여 검사하면 된다.

또한 본 변형예에서는 레퍼런스 전류를 결정하는 경우에 있어서 블록 검사결과(T)가「H」가 되면 레퍼런스 전류 결정용 메모리(342)로의 전류 결정용 클록( ICLK)의 공급을 정지하였지만, 같은 구성은 IDDQ 테스트 등에도 적용된다. 즉 도 4의 회로 구성을 도 1의 반도체 집적회로에 대하여 IDDQ 테스트 등의 테스트를 행하고 있는 도중에 이상이 발견된 경우에도 이용할 수 있다. 이 경우에는 블록 검사결과(T)가「H」가 된 경우, 즉 기준블록으로부터의 검출 전류가 레퍼런스 전류를 넘었을 때 도 1의 스캔 레지스터(210)의 시프트 동작을 멈추고 검사를 종료시킨다. 따라서 이상을 검출한 후의 검사 시간이 불필요하게 되기 때문에 전체의 검사 시간이 단축된다.

본 발명에 관한 반도체 집적회로의 다른 변형예에 대하여 도 5을 참조하여 설명하기로 한다. 지금까지 설명한 검사에 의해 회로 블록이 불량이라고 판정된 경우에도 그 반도체 집적회로를 폐기하는 것은 아니고 회로 전체로서 정상으로 동작하도록 복구한 후에 제품으로서 사용하는 것이 바람직하다. 그래서 본 변형예에서는 불량이라고 판정되어도 복구되는 반도체 집적회로를 얻기 위해 도 5와 같은 구성을 이용하는 것으로 한다. 도 5는 도 2의 회로에 예비블록 전환회로를 추가한 회로를 부분적으로 도시한 회로도이다. 도 2와 동일한 구성요소에는 도 2에서의 부호와 동일한 부호를 붙여 그 설명을 생략한다.

도 5의 예비블록 전환회로(400)는 불량이라고 판정된 회로블록을 예비블록으로 전환하기 위한 전환수단이다. 그리고, 예비블록 전환회로(400)는 예비 메모리 블록(235)과, 고Vt의 PMOS 트랜지스터(THP3Y)와, 고Vt의 NMOS 트랜지스터(THN3Y)와, 저Vt의 NMOS 트랜지스터(QN3Y)와, 저Vt의 PMOS 트랜지스터(QP3Y)와, 스위치용 NMOS 트랜지스터(SW3Y)와, 퓨즈수단(F1∼Fn)과, NAND 회로(NA4)로 구성되어 있다.

예비 메모리 블록(235)은 제 1의 메모리 블록(232)∼제 n의 메모리 블록(233)(M1∼Mn)과 동일한 구성을 갖는 치환용 메모리 블록이다. 고Vt의 PMOS 트랜지스터(THP3Y)는 온함으로써 예비 메모리 블록(235)이 사용될 때의 전류 경로를 확보하고, 고Vt의 NMOS 트랜지스터(THN3Y)는 온함으로써 예비 메모리 블록(235)이 검사될 때의 전류 경로를 확보하기 위한 각각의 전원라인 전환수단이다. 저Vt의 NMOS 트랜지스터(QN3Y)와 저Vt의 PMOS 트랜지스터(QP3Y)는 수취한 테스트 인에이블 신호(TE)의 레벨에 따라 고Vt의 각 MOS 트랜지스터(THP3Y, THN3Y)를 각각 스위칭하기 위한 구동 소자이다.

퓨즈수단(F1∼Fn)은 퓨즈저항(R31∼R3n)과 NMOS 트랜지스터(N31∼N3n)로 각각 구성되는 회로 차단수단이다. 여기에서 NMOS 트랜지스터(N31∼N3n)로서 게이트의 W/L이 작은, 즉 거의 전류가 흐르지 않고 저항성이 높은 트랜지스터를 이용한다. NAND 회로(NA4)는 수취한 각 퓨즈수단(F1∼Fn)의 출력에 기초하여 NAND 논리의 신호로 이루어지는 예비블록 전환신호(SCB)를 공급하기 위한 논리 게이트이다. 스위치용 NMOS 트랜지스터(SW3Y)는 NAND 회로(NA4)로부터 수취한 예비블록 전환신호(SCB)의 레벨에 따라 예비 메모리 블록(235)이 사용될 때의 전류 경로를 접속 또는 차단하기 위한 스위치 수단이다.

제 1의 메모리 블록(232)∼제 n의 메모리 블록(233)(M1∼Mn)은 예비 메모리 블록(235)과 같은 구성을 갖고, 불량이라고 판정된 경우에는 각각 예비 메모리 블록(235)에 의해 전기적으로 치환되는 메모리 블록이다. 제 1의 메모리 블록(232)과 고Vt의 NMOS 트랜지스터(THN31)의 노드와, 고Vt의 PMOS 트랜지스터(THP31) 사이에는 게이트가 퓨즈수단(F1)의 출력에 접속된 스위치용 NMOS 트랜지스터(SW31)가 배치된다. 마찬가지로, 제 n의 메모리 블록(233) 및 고Vt의 NMOS 트랜지스터(THN3n)의 노드와 고Vt의 PMOS 트랜지스터(THP3n)의 사이에는 게이트가 퓨즈수단(Fn)의 출력에 접속된 스위치용 NMOS 트랜지스터(SW3n)가 배치된다. 다른 메모리 블록도 같은 회로 구성을 갖는다. 그리고 각 스위치용 NMOS 트랜지스터(SW31∼SW3n)의 게이트는 NAND 회로(NA4)의 각 입력에 각각 접속되어 있다.

예비블록 전환회로에 의한 메모리 블록의 전환동작을 도 5를 참조하여 설명하기로 한다.

우선 제 1의 메모리 블록(232)∼제 n의 메모리 블록(233)(M1∼Mn)이 정상인 경우에 대하여 생각한다. 이 경우에는 각 퓨즈저항(R31∼R3n)에 대해서는 아무런 처리도 행해지지 않는다. 따라서, 각 퓨즈수단(F1∼Fn)으로부터의 출력은 큰 저항값을 갖는 저항으로 간주되는 NMOS 트랜지스터(N31∼N3n)와 각 퓨즈저항(R31∼R3n) 에 따라 회로전압(VCIR)이 각각 분압된 값이 되므로 어느 것이나 거의「H」에 고정된다. 이에 따라 제 1의 메모리 블록(232)∼제 n의 메모리 블록(233)(M1∼Mn)의 스위치용 NMOS 트랜지스터(SW31∼SW3n)는 어느것이나 온되고, 또한 NAND 회로 (NA4)의 출력, 즉 예비블록 전환신호(SCB)가「L」이 되므로 예비 메모리 블록(235)의 스위치용 NMOS 트랜지스터(SW3Y)는 오프된다. 따라서 제 1의 메모리 블록(232)∼제 n의 메모리 블록(233)(M1∼Mn)이 사용될 때의 전류 경로는 확보되는 한편 예비 메모리 블록(235)이 사용될 때의 전류 경로는 차단되므로 각 메모리 블록이 동작된다.

다음으로 예를 들면 제 1의 메모리 블록(232)이 불량이라고 판정된 경우를 생각한다. 이 경우에는 블록 검사결과(T)가「H」가 되었을 때의 레퍼런스 전류 결정용 메모리의 데이터로부터 불량이 발생된 회로 블록을 특정할 수 있고, 그 특정된 제 1의 메모리 블록(232)에 대한 퓨즈저항(R31)이 절단된다. 퓨즈저항(R31)의 절단은, 예를 들면 고전압의 인가, 레이저 등과 같이 다른 영향을 주지 않는 수단을 이용하여 행한다. 이에 따라 퓨즈수단(F1)으로부터의 출력은 큰 저항값을 갖는 저항으로 간주되는 NMOS 트랜지스터(N31)에 의해 그라운드(GND)에 풀 다운되어 「L」에 고정되므로 제 1의 메모리 블록(232)의 스위치용 NMOS 트랜지스터(SW31)가 오프된다. 한편 NAND 회로(NA4)는 입력이 하나인 퓨즈수단(F1)의 출력이「L」이 되므로 예비블록 전환신호(SCB)로서「H」를 공급한다. 이에 따라 예비 메모리 블록(235)의 스위치용 NMOS 트랜지스터(SW3Y)가 온된다. 따라서 불량이 발생된 회로블록인 제 1의 메모리 블록(232)이 사용될 때의 전류 경로가 차단되고, 또한 예비 메모리 블록(235)이 사용될 때의 전류 경로가 확보되기 때문에 제 1의 메모리블록(232) 대신 예비 메모리 블록(235)이 동작하게 된다.

이상 설명한 바와 같이 본 변형예에 의하면 검사에 의해 불량이라고 판정된 메모리 블록이 예비 메모리 블록으로 치환되므로 발생된 불량이 메모리 블록의 치환에 의해 복구되는 반도체 집적회로가 실현된다.

또한 NAND 회로를 이용하여 복수의 퓨즈수단(F1∼Fn)으로부터의 출력에 기초하여 예비 메모리 블록(235)의 스위치용 NMOS 트랜지스터(SW3Y)를 제어한다. 따라서 복수의 메모리 블록에 대하여 1개의 예비 메모리 블록을 대응시켜 그 복수의 메모리 블록 중의 불량이 발생된 메모리 블록을 예비 메모리 블록으로 치환할 수 있다.

또 메모리 블록에 대하여 설명하였지만 다른 회로블록, 예를 들면 로직회로에 대해서도 해당되는 예비 회로블록을 설치할 수 있는 것은 물론이다.

또한 n개의 회로블록에 대하여 1개의 예비 회로블록을 설치한 경우에 대하여 설명하였지만 이 대신에 회로블록마다 1개씩 예비 회로블록을 설치해도 되고 복수의 회로블록에 대응시켜 복수의 예비 회로블록을 설치해도 된다. 후자의 경우에는 복수의 예비 회로블록으로서 동일한 회로블록을 갖추어도 되고, 같은 타입의 회로블록, 예를 들면 메모리 블록으로 이루어지는 복수 종류의 예비 회로블록을 갖추어도 된다.

또 각 회로블록의 테스트에서 블록 검사결과(T)로서「H」(불량)가 출력된 경우마다 회로블록의 치환을 행해도 되고, 모든 회로블록을 테스트하고 나서 레지스터 회로(250)에「H」(불량)가 출력된 회로블록을 일괄하여 예비 회로블록으로 치환해도 된다.

또한 특히 고장나기 쉬운 1개 또는 복수의 회로블록만이 대응하는 예비 회로블록을 갖도록 해도 된다.

본 발명에 의하면 대기시에 저Vt의 M0S 트랜지스터로 이루어지는 회로블록의 전원을 오프하기 위해 설치된 고Vt의 M0S 트랜지스터를 이용하여 이 회로블록 중에서 검사 대상을 선택한다. 또한 선택된 회로블록을 흐르는 회로전류를 검출하고, 또 검출전류가 기준값을 넘은 경우에는 이 선택된 회로블록을 불량이라고 판정한다. 이에 따라 새로운 전환 수단을 설치하지 않고 한번에 검사되는 회로블록의 수가 제한되므로 저Vt의 M0S 트랜지스터로 구성된 회로의 IDDQ 테스트 등을 실현할 수 있다.

또한 불량이 발생된 회로블록을 예비 회로블록으로 치환하므로 불량이 발생하더라도 즉시 폐기되지 않고 복구 가능하여 수율이 향상된 반도체 집적회로를 얻을 수 있다.

또한 회로블록마다 리크 전류가 판정되므로 회로블록 중 리크 전류가 기준값을 넘은 회로 블록이 용이하게 특정된다. 따라서 각 회로블록의 평가나 불량 해석 등이 용이하게 실시되는 반도체 집적회로가 실현된다.

또 칩 상에 회로블록 전환부(220A, 220B) 및 피검사 회로(230)만을 설치하고 소정의 패드를 이용하여 이 칩이 형성되어 있는 기판의 외부로부터 회로블록 선택신호(S11∼S61)를 공급할 수 있다. 또 이 기판의 외부에서 검출전류(I11∼I61)를 검사할 수도 있다. 이에 따라 칩 면적을 증대시키지 않고 저Vt의 MOS 트랜지스터로 구성된 회로의 IDDQ 테스트 등을 실현할 수 있다.

또한 필요에 따라 원하는 복수의 비트에「H」를 설정한 블록선택 데이터(BS)를 사용하고, 또한 기준값을 적당한 값으로 함으로써 복수의 회로블록을 동시에 검사할 수 있다. 이에 따라 이 복수의 회로블록을 동시에 검사하였을 때에 불량이라고 판정된 경우에만 개별의 회로블록에 대하여 검사하면 되므로 검사 횟수를 줄일 수 있다. 또 현실적으로 사용되는 경우와 동등한 회로블록간의 접속상태에서 검사하는 것이 가능해진다.

또 각 회로블록에 각각 대응한 검사회로(240) 및 블록 검사결과(T)를 설치하여 레지스터 회로(250)를 패러렐 입력으로 할 수도 있다. 이에 따라 동시에 검사할 수 있는 회로 블록의 수를 늘릴 수 있다.

또한 도 3의 구성에서는 레퍼런스 전류 결정용 메모리(242)는 1종류의 패러렐 데이터만을 갖지만, 복수의 다른 패러렐 데이터를 갖는 메모리를 구비하여 이 데이터 중에서 선택해도 된다. 또한 칩 상에는 메모리를 구비하지 않고 이 칩이 형성되어 있는 기판의 외부로부터 레퍼런스 전류 생성회로(243)에 패러렐 데이터를 공급할 수도 있다.

또한 상기의 설명에서는 각 회로블록으로부터 전류가 유출되는 쪽에 각각 배치된 고Vt의 PMOS 트랜지스터(THP11∼THP61)가 온되어 평상시의 전원 경로를 확보하고, 고Vt의 NMOS 트랜지스터(THN11∼THN61)가 온되어 검사시의 전원경로를 확보하며, 또한 테스트 인에이블 신호(TE) 및 블록 선택신호(S11∼S61)를 정(正)의 논리로 하였으나 이들에 한정되지 않는 것은 물론이다. 예를 들면, 각 회로블록에서 회로전압(VCIR)을 공급하는 전류경로에 고Vt의 PMOS 트랜지스터(THP11∼THP61)에 대신하는 고Vt의 PMOS 트랜지스터와, 고Vt의 NMOS 트랜지스터(THN11∼THN61)에 대신하는 고Vt의 NMOS 트랜지스터를 각각 설치하여 평상시와 검사시의 전류경로를 전환할 수도 있다.

또한 본 발명의 구성은 전원회로와의 분리 및 접속에 대해서 뿐아니라 실제 사용시에 회로블록을 액세스하는 경우에도 적용할 수 있다. 실제 사용시에 반도체 집적회로가 불량회로 블록의 어드레스를 수취한 경우에는 그 불량회로 블록 대신에 예비 회로블록이 선택되도록 해야 한다. 여기에서 불량이 존재하는 경우에는 불량회로 블록을 나타내는 데이터를 레지스터 회로(250)에 유지한 채로 두고, 액세스하고자 하는 회로블록의 어드레스가 디코드된 데이터와 불량 회로블록을 나타내는 보유된 데이터를 비교한다. 2개의 데이터가 일치하는 경우는 액세스하려고 한 회로블록이 불량인 것을 나타내므로 불량인 그 회로블록 대신 예비 회로블록이 액세스 대상이 되도록 미리 회로를 구성해 두면 된다.

이상 설명한 바와 같이 본 발명에 의하면 대기시에 전원을 오프하기 위해 설치된 고Vt의 M0S 트랜지스터를 이용하여 검사 대상인 회로블록을 선택하는 한편, 이 선택된 회로블록마다 저Vt의 M0S 트랜지스터로 이루어지는 회로의 전원 전류를 검출하고, 또 기준값과 비교하여 양 불량을 판정한다. 이에 따라 검사시에 있어서 한번에 검사되는 회로블록의 수가 제한되어 저Vt의 MOS 트랜지스터의 리크 등의 이상에 의한 전원전류의 증대를 검출하여 IDDQ 테스트 등을 실현할 수 있다.

또한 불량이 발생된 회로블록을 예비 회로블록으로 치환함으로써 불량이 발생되어도 복구될 수 있으므로 수율이 향상된 반도체 집적회로를 얻을 수 있다.

또한 회로블록마다 리크전류가 판정되므로 리크전류가 기준값을 넘은 회로블록이 용이하게 특정된다. 따라서 각 회로블록의 평가나 불량해석 등이 용이하게 실시되는 반도체 집적회로가 실현된다.

상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims

각각 제 1의 임계치 전압을 갖는 M0S 트랜지스터로 이루어지는 복수의 회로블록으로 구성된 피검사회로와, 상기 복수의 회로블록 각각의 전원라인에서 이 회로블록을 흐르는 전류의 경로를 전환하기 위하여 상기 제 1의 임계치 전압보다 높은 제 2의 임계치 전압을 갖는 MOS 트랜지스터로 구성된 전원라인 전환수단을 구비하는 것을 특징으로 하는 반도체 집적회로.
제 1항에 있어서, 검사시에 있어서 상기 복수의 회로블록 중에서 전류의 경로가 전환되어야 할 원하는 회로블록을 선택하기 위한 회로블록 선택수단과, 상기 원하는 회로블록에서의 전환된 전류 경로를 흐르는 전류가 예정된 기준값을 넘은 경우에는, 이 회로블록이 불량인 것을 나타내는 소정의 신호를 생성하기 위한 검사수단을 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
제 2항에 있어서, 상기 피검사 회로는 CM0S 회로로 구성되는 것을 특징으로 하는 반도체 집적회로.
제 2항에 있어서, 상기 회로블록 선택수단은 수취된 신호를 순차 시프트함으로써 상기 원하는 회로블록을 선택하는 것을 목적으로 하는 블록 선택신호를 생성하기 위한 스캔 레지스터를 구비하는 것을 특징으로 하는 반도체 집적회로.
제 2항에 있어서, 상기 검사수단은 상기 복수의 회로블록의 각각에 대응한 기준값을 미리 생성하기 위한 기준값 생성수단을 구비하는 것을 특징으로 하는 반도체 집적회로.
제 5항에 있어서, 상기 기준값 생성수단은, 상기 원하는 회로블록에서의 전환된 전류경로를 흐르는 전류를 수취하여 이 전류와 같은 값을 갖는 상기 기준값을 생성하기 위해, 수취한 기준 전압을 분압하기위한 분압수단과, 상기 기준전압을 분압하기 위해 필요한 데이터를 유지하기 위한 기억수단을 구비하는 것을 특징으로 하는 반도체 집적회로.
제 5항에 있어서, 상기 기준값 생성수단은 상기 복수의 회로블록의 각각에 대응하여 상기 기준값의 정밀도를 결정하기 위한 수단을 구비하는 것을 특징으로 하는 반도체 집적회로.
제 5항에 있어서, 상기 기준값 생성수단은 상기 복수의 회로블록으로 전압을 공급하기 위한 전원라인과는 다른, 상기 기준값을 생성하기 위한 전원라인을 구비하는 것을 특징으로 하는 반도체 집적회로.
제 8항에 있어서, 상기 복수의 회로블록으로 전압을 공급하기 위한 전원라인에 상기 반도체 집적회로의 외부로부터 전압을 공급하기 위한 단자와, 상기 기준값을 생성하기 위한 전원라인에 상기 반도체 집적회로의 외부로부터 전압을 공급하기 위한 단자를 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
제 2항에 있어서, 상기 검사수단은 상기 복수의 회로블록 중에서 상기 회로블록 선택수단에 의해 선택된 복수의 회로블록을 동시에 검사하기 위한 수단을 구비하는 것을 특징으로 하는 반도체 집적회로.
제 2항에 있어서, 상기 복수의 회로블록 중 적어도 하나와 동일한 회로구성을 갖는 예비회로블록과, 상기 예비 회로블록과 동일한 회로구성을 갖는 회로블록이 불량인 것을 나타내는 소정의 신호가 생성된 경우에는 상기 회로블록 대신에 상기 예비 회로블록으로 치환하기 위한 전환수단을 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
제 2항에 있어서, 상기 검사수단은 상기 회로블록이 불량인 것을 나타내는 소정의 신호가 생성된 경우에는 상기 검사를 정지하기 위한 정지수단을 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.