JPH10123202A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH10123202A
JPH10123202A JP8277756A JP27775696A JPH10123202A JP H10123202 A JPH10123202 A JP H10123202A JP 8277756 A JP8277756 A JP 8277756A JP 27775696 A JP27775696 A JP 27775696A JP H10123202 A JPH10123202 A JP H10123202A
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fuse
circuit
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JP8277756A
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Kazutaka Taniguchi
一貴 谷口
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NEC IC Microcomputer Systems Co Ltd
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Abstract

(57)【要約】 【課題】二次検査の検査時間を短縮し、かつ、二次検査
後の不良解析を可能とする半導体集積回路装置を提供す
る。 【解決手段】破壊復帰回路１が、出力回路２の機能を停
止させるため破壊状態を設定する信号Ａ１を生成するヒ
ューズＦ１１と抵抗Ｒ１１と、上記破壊状態の設定後元
の通常動作状態に復帰させる信号Ａ２を生成するヒュー
ズＦ１２，抵抗Ｒ１２と、これら信号Ａ１，Ａ２を論理
合成して信号Ａ４を生成するＮＯＲ回路Ｎ１１とインバ
ータＩ１１とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に特に冗長構成等を備える半導体集積回路装
置に関する。
【０００２】
【従来の技術】メモリ等、不良回路部分を救済するため
の冗長回路を有する半導体集積回路は、ウエハ上での選
別工程で、冗長回路の使用で不良を救済できるかを調べ
る一次検査と冗長回路使用による救済処置後の良品、不
良品を検査する二次検査とを必要とする。一次検査では
複数の検査を実施し、完全良品と冗長回路を使用すれば
良品となる冗長製品と、冗長回路を使用しても良品にな
らない不良品とを判別する。一次検査後、冗長製品は、
冗長回路を使用するように救済措置をとる。その後二次
検査で、冗長製品が良品か否かを調べるために、一次検
査と同一検査項目を全て行うことになるが、二次検査は
ウエハ上での検査であるため、一次検査の不良品に対し
ても同一テストが行われる。一次検査での不良品は、二
次検査でも必ず不良となるために、上記不良品を検査す
ると、ウエハ１枚あたりの二次検査時間が長くなる。こ
の改善のために従来、以下に説明する２通りの方法を実
施していた。
【０００３】まず、特開平１−１８３８３２号公報（文
献１）記載の従来の第１の半導体集積回路装置の試験方
法は、不良回路を冗長回路で置換可能かを判断し、置換
不可能な場合は被検査半導体チップを破壊するというも
のである。
【０００４】従来の第１の半導体集積回路装置の試験方
法をフローチャートで示す図６を参照して試験方法につ
いて説明すると、一次検査で冗長回路を使用しても良品
にならないチップは、冗長製品救済措置実行時に、高電
圧またはレーザー光を用いて破壊する（ステップＰ
１）。これにより破壊されたチップは、二次検査時に一
次検査と同一検査項目を全て実施しなくても、二次検査
の最初の検査項目で一次検査での不良品を判別すること
ができる（ステップＰ２）。このようにして二次検査の
時間の短縮が可能となる。
【０００５】次に、特開平５−２８２８９２号公報（文
献２）記載の従来の第２の半導体集積回路装置の試験方
法は、一次検査での良品をプログラムすることにより、
二次検査の初期段階の試験で良品チップとして識別出来
るように回路をセットする。したがって、一次検査で良
品と判定されたチップは二次検査をしないか、または二
次検査中の不要の検査を省略できる。
【０００６】従来の第２の半導体集積回路装置の試験方
法をフローチャートで示す図７を参照して試験方法につ
いて説明すると、一次検査実行後、一次検査の良品，不
良品判別情報を装置内に設けたプログラミング回路を用
いて記憶する（ステップＱ１）。二次検査時に、プログ
ラミングされた良品、不良品判別情報を読み出す（ステ
ップＱ２）。その結果、一次検査での結果が不良であれ
ば不良品として扱い、二次検査時には検査を実施せず、
検査時間を短縮している。
【０００７】次に、従来の第２の半導体集積回路装置の
一次検査結果をプログラミング回路を回路図で示す図８
を参照すると、このプログラミング回路は、テスト用入
力端子Ｔ１と、テスト用出力端子Ｔ２と、ＮＡＮＤ回路
Ａ１０１と、プログラム回路１０１とを備え、プログラ
ム回路１０１の出力レベルと、テスト用入力端子Ｔ１の
入力レベルの論理積の結果をテスト用出力端子Ｔ２に出
力する構成をとっている。プログラム回路１０１のヒュ
ーズＦ１０１を切断していないときは、ヒューズＦ１０
１と抵抗Ｒ１０１との接続点の信号ＰはＨレベルであ
り、このＨレベルはインバータＩ１０１で反転されてこ
のインバータＩ１０１の出力信号ＱをＬレベルにする。
よって、テスト入力端子Ｔ１に印加する電圧がＨ，Ｌの
いずれのレベルであってもＮＡＮＤ回路Ａ１０１の入力
の１つが常にＬレベルであるために、テスト用出力端子
Ｔ４の電圧レベルは、常にＨレベルである。プログラム
回路１０２のヒューズＦ１０１を切断した場合は、信号
ＰがＬレベルとなり、このレベルがインバータＩ１０１
で反転されて信号ＱをＨレベルにする。よってＮＡＮＤ
回路Ａ１０１の入力の１つが常にＨレベルであるため、
テスト用入力端子Ｔ１にＨレベルを印加すると、テスト
用出力端子Ｔ２にＬレベルが出力される。上記によりプ
ログラム回路の状態が判別される。
【０００８】しかし、この方法は、二次検査で一次検査
の結果の情報を調べるという本来必要でない検査をウエ
ハ上の全チップに対して行う必要があるため、二次検査
の検査時間が上述の従来の第１の半導体集積回路チップ
よりも長くなる。ウエハ上に一次検査の不良品が存在し
ない場合は特に調査時間が長くなる。
【０００９】具体的に数値を用いて説明すると、ウエハ
上に５００個のチップがあり、１チップの良品、不良品
判別情報を調べる検査に１秒必要であるとする。５００
個のチップの中に一次検査の不良がない場合は、ウエハ
１枚あたりの検査時間は５００秒長くなってしまう。
【００１０】
【発明が解決しようとする課題】上述した従来の第１の
半導体集積回路装置は、一次検査で不良と判断したチッ
プを冗長製品救済措置時に破壊してしまっているため、
どの部分が不良であるかの特定が不可能であり、二次検
査実行後に一次検査不良品に対する不良解析の実施が困
難であるという欠点があった。
【００１１】また、従来の第２の半導体集積回路装置
は、二次検査で本来不要な一次検査結果を調べるための
検査をウエハ上の全チップに対して行う必要があるた
め、二次検査の検査時間が従来の第１の半導体集積回路
装置よりも長くなり、ウエハ上に一次検査の不良品が存
在しない場合は特に測定時間が長くなるという欠点があ
った。
【００１２】本発明の目的は、二次検査の検査時間を短
縮し、かつ、二次検査後の不良解析を可能とする半導体
集積回路装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体集積回路
装置は、複数の機能の一つを固定的に設定する固定機能
設定手段を有する半導体集積回路装置において、前記固
定機能設定手段が、予め定めた第１の機能を設定する第
１の機能設定手段と、前記第１の機能の設定後元の第２
の機能に復帰させる第２の機能設定手段とを備えて構成
されている。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態を回路
図で示す図１を参照すると、この図に示す本実施の形態
の半導体集積回路装置は、被検査半導体集積回路装置の
出力回路２に、不良を設定しそれを元に戻す破壊復帰回
路１を備える。
【００１５】破壊復帰回路１は、各々の一端が電源に接
続し他端がそれぞれ出力信号Ａ１，Ａ２を生成するヒュ
ーズＦ１１，Ｆ１２と、各々の一端がそれぞれヒューズ
Ｆ１，Ｆ２の他端に他端が接地電位に接続した抵抗Ｒ１
１，Ｒ１２と、入力端に供給を受けた信号Ａ２を反転し
出力端に信号Ａ３を出力するインバータＩ１１と、一方
の入力に信号Ａ１を他方の入力に信号Ａ２の供給を受け
状態信号Ａ４を出力するＮＯＲ回路Ｎ１１とを備える。
【００１６】出力回路２は、外部から出力回路を制御す
る制御信号Ｓ１と状態信号Ａ４との否定論理和演算をと
り内部制御信号Ａ５を出力するＮＯＲ回路Ｎ２１と、信
号Ａ５を反転して信号Ａ６を出力するインバータＩ２１
と、前段からのデータ信号Ｓ２と信号Ａ６との否定論理
和演算をとり信号Ａ７を出力するＮＯＲ回路Ｎ２２と、
データ信号Ｓ２と信号Ａ６との否定論理積演算をとり信
号Ａ８を出力するＡＮＤ回路Ａ２１と、信号Ａ７，Ａ８
をそれぞれ反転して信号Ａ９，Ａ１０を出力するインバ
ータＩ２２，Ｉ２３と、信号Ａ９，Ａ１０の各々の供給
に応答して出力信号Ｏを出力するＰ型ＭＯＳトランジス
タＰ２１，Ｎ型ＭＯＳトランジスタＭ２２とを備える。
【００１７】次に、図１を参照して本実施の形態の動作
について説明すると、まず、破壊復帰回路１は、初期条
件としてヒューズＦ１１，Ｆ１２が切断されておらず導
通状態となっているので、信号Ａ１，Ａ２の各々はＨレ
ベルである。また、インバータＩ１１が入力信号Ａ２を
反転するためその出力信号Ａ３はＬレベルである。した
がって、ＮＯＲ回路Ｎ１１は２つの入力Ａ１，Ａ３がそ
れぞれＨ，Ｌレベルであるために出力信号Ａ４としてＬ
レベルを出力する。
【００１８】出力回路１のＮＯＲ回路Ｎ２１は、一方の
入力信号Ａ４がＬレベルであるため出力信号Ａ５のレベ
ルは制御信号Ｓ１のレベル状態によって決まる。すなわ
ち、制御信号Ｓ１がＬレベルのときは信号Ａ５はＨレベ
ルとなり、ＮＡＮＤ回路Ａ２１の出力はデータ信号Ｓ２
によって決まる。一方、ＮＯＲ回路Ｎ２２の入力信号Ａ
６は、信号Ａ５を反転したＬレベルとなるのでＮＯＲ回
路Ｎ２２の出力信号Ａ７はデータ信号Ｓ２のレベル状態
によって決まる。
【００１９】データ信号Ｓ２がＨレベルの時は、信号Ａ
７，Ａ８はＬレベル、信号Ａ９，Ａ１０はＨレベルとな
るためＰ型ＭＯＳトランジスタＰ２１はオフ状態、Ｎ型
ＭＯＳトランジスタＭ２２はオン状態となるために、出
力信号ＯとしてＬレベルを出力する。
【００２０】一方、データ信号Ｓ２がＬレベルの時は、
信号Ａ７，Ａ８はＨレベル、信号Ａ９，Ａ１０はＬレベ
ルとなるためトランジスタＰ２１はオン状態、トランジ
スタＭ２２はオフ状態となるために、出力端子Ｏとして
Ｈレベルを出力する。
【００２１】このように、ヒューズＦ１１，Ｆ１２の両
方が切断されていない状態では、出力回路２は正常に動
作する。
【００２２】次に、ヒューズＦ１１を切断すると、信号
Ａ１は抵抗Ｒ１１を経由した接地電位によってＬレベル
になる。このとき、ヒューズＦ１２は切断されていない
ので信号Ａ３はＬレベルのままであるため、ＮＯＲ回路
Ｎ１１の出力信号Ａ４はＨレベルとなる。このためＮＯ
Ｒ回路Ｎ２１の出力信号Ａ５は、制御信号Ｓ１の状態と
無関係に常にＬレベルとなる。また、信号Ａ５の反転信
号である信号Ａ６は常にＨレベルとなるために、ＮＯＲ
回路Ｎ２２の出力信号Ａ７はデータ信号Ｓ２に無関係に
Ｌレベルとなる。これを受けて、インバータＩ２１の出
力信号Ａ９はＨレベルとなりトランジスタＭ２１はオフ
状態となる。また、ＮＡＮＤ回路Ａ２１の出力信号Ａ８
は、データ信号Ｓ２の状態に関係なくＨレベル、その反
転信号である信号Ａ１０はＬレベルであるためトランジ
スタＭ２２はオフ状態となる。これにより、出力信号Ｏ
としては何も出力されない。したがって、ヒューズＦ１
１を切断すると出力回路２は動作不良状態となる。
【００２３】次に、ヒューズＦ１１を切断し、動作不良
を設定した状態で、ヒューズＦ１２を切断すると、信号
Ａ２は抵抗Ｒ１２を経由した接地電位によってＬレベル
となる。このためインバータＩ１１の出力信号Ａ３はＨ
レベルとなる。ＮＯＲ回路Ｎ１１の出力信号Ａ４は信号
Ａ３がＨレベルであるので信号Ａ１のレベルと無関係に
常にＬレベルとなる。この状態はヒューズＦ１１，Ｆ１
２の両方が切断されていない状態と同一であるので出力
回路２は正常に動作する。すなわち、ヒューズＦ１１を
切断することにより、チップを破壊し、次にヒューズＦ
１２を切断することで、元の状態に戻すことが可能とな
る。
【００２４】次に、本発明の第２の実施の形態を回路図
で示す図２を参照すると、この図に示す本実施の形態の
第１の実施の形態との相違点は、破壊復帰回路１の代り
に１次検査における不良品の入力回路を破壊し、故障解
析時に破壊以前と同様の動作を可能とする破壊復帰回路
３を備えることである。
【００２５】この破壊復帰回路３は、一端が電源に接続
し他端が出力信号Ａを生成するヒューズＦ３１と、一端
がヒューズＦ３１の他端に他端が接地電位に接続した抵
抗Ｒ３１と、ソースが入力端子ＴＣにゲートがヒューズ
Ｆ３１の他端にそれぞれ接続したＰ型ＭＯＳトランジス
タＰ３１と、トランジスタＰ３１のソースドレイン間に
並列接続し信号Ｂを出力するヒューズＦ３２と、一端が
ヒューズＦ３２の他端に他端が接地電位に接続したダイ
オードＤ３１とを備える。
【００２６】本実施の形態の動作について説明すると、
まず、ヒューズＦ３１，Ｆ３２が切断されていない状態
では、電源に接続されているヒューズＦ３２の信号Ａが
Ｈレベルであるため、トランジスタＰ３１はオフ状態で
ある。入力端子ＴＣにダイオードＤ３１の順方向電圧以
上の電圧ＶＤを与えると、この入力端子ＴＣとダイオー
ドＤ３１とはヒューズＦ３２を介して接続されているた
めに、ダイオードＤ３１を経由して接地電位から入力端
子ＴＣに電流が流れる。この電流を検知することによ
り、検査装置（図示省略）は入力端子ＴＣがこの検査装
置に接続されていると判断する。
【００２７】次に、ヒューズＦ３２を切断し、ヒューズ
Ｆ３１が接続状態であると、トランジスタＰ３１は遮断
状態のままであり、ヒューズＦ３２の切断により入力端
子ＴＣとダイオードＤ３１との接続が遮断たれてしまう
ので、入力端子Ｃに電圧ＶＤを与えても電流は流れな
い。したがって、査装置は入力端子ＴＣの接続がなされ
ていないと判断して不良品として扱う。
【００２８】ヒューズＦ３２が切断された状態で、ヒュ
ーズＦ３１も切断されると、抵抗Ｒ３１を経由して信号
Ａは接地電位が与えられＬレベルとなり、トランジスタ
Ｐ３１が常に導通状態になる。これにより、入力端子Ｔ
ＣとダイオードＤ３１とが接続状態となる。入力端子Ｔ
Ｃに電圧ＶＤを与えるとダイオードＤ３１を経由して接
地電位から入力端子ＴＣに電流が流れる。これにより、
検査装置は、入力端子ＴＣが検査装置と接続されている
と判断する。すなわち、ヒューズＦ３２を切断すること
でチップを破壊し、ヒューズＦ３１を切断することで、
元の状態に戻すことが可能となる。
【００２９】次に、本発明の第３の実施の形態を図２と
共通の構成要素には共通の文字／数字を用いて同様に回
路図で示す図３を参照すると、この図に示す本実施の形
態の破壊復帰回路３Ａの第２の実施の形態との相違点
は、ヒューズＦ３１と抵抗Ｒ１１により生成した信号Ａ
の代りにテストモード判別信号ＡＴを用いることであ
る。
【００３０】本実施の形態の動作について説明すると、
テストモード判別信号ＡＴは、通常時はＨレベルで、テ
ストモードのときにＬレベルとなる信号である。まず、
ヒューズＦ３２の切断状態で、信号ＡＴにＬレベルを与
えてテストモードに入ると、入力端子ＴＣとダイオード
Ｄ３１とが接続される。入力端子ＴＣに電圧ＶＤを与え
ると、第２の実施の形態と同様に、入力端子ＴＣに電流
が流れ、検査装置は、検査装置と入力端子とが接続され
ていると判断する。すなわち、ヒューズＦ３２を切断す
ることでチップを破壊し、テストモードにより信号Ａと
してＬレベルを与えることで、元の状態に復帰する。
【００３１】次に、本発明の第４の実施の形態を図２と
共通の構成要素には共通の文字／数字を用いて同様に回
路図で示す図４を参照すると、この図に示す本実施の形
態の破壊復帰回路３Ｂの第２，第３の実施の形態との相
違点は、ヒューズＦ３２と並列接続されたＰ型ＭＯＳト
ランジスタＰ３１のゲート電圧を、テストモード判別信
号ＡＴの反転信号Ｃと、ヒューズ出力Ａの反転信号Ｄの
論理和信号Ｅにて制御することである。
【００３２】次に、本実施の形態の動作について説明す
ると、まず、ヒューズＦ３２の未切断すなわち接続状態
では、ヒューズＦ３１とテストモード判別信号ＡＴの状
態に関わらず、入力端子ＴＣに電圧ＶＤを与えると、第
２，第３の実施の形態と同様に、入力端子ＴＣに電流が
流れ、検査装置は、検査装置と入力端子ＴＣとが接続さ
れていると判断する。
【００３３】すなわち、ヒューズＦ３１が未切断状態の
ときは信号ＢはＨレベルで、その反転信号ＤはＬレベル
である。また、テストモード判別信号ＡＴがＨであれ
ば、その反転信号ＣはＬレベルである。ＮＯＲ回路Ｎ３
１の入力は両方共にＬレベルであるためその出力ＥはＨ
レベルとなり、トランジスタＰ３１は常にオフ状態とな
る。この時ヒューズＦ３２が切断されていると入力端子
ＴＣとダイオードＤ３１とは接続されず、チップが破壊
された状態となる。
【００３４】次に、ヒューズＦ３２の切断状態で、ヒュ
ーズＦ３１を切断するかもしくは、テストモード判別信
号ＡＴにＬレベルを与えると、ＮＯＲ回路Ｎ３１の入力
信号ＣまたはＤがＨレベルとなり、その出力信号ＥはＬ
レベルとなる。これにより、トランジスタＰ３１は導通
状態になり、入力端子ＴＣとダイオードＤ３１５とが接
続状態になる。すなわち、ヒューズＦ３２を切断するこ
とにより、チップを破壊し、ヒューズＦ３１を切断する
か、テストモード判別信号ＡＴをＬレベルとすること
で、チップを元の状態に復帰させることが可能となる。
【００３５】次に、本発明の第４の実施の形態を特徴付
ける破壊復帰回路４を図２と共通の構成要素には共通の
文字／数字を用いて同様に回路図で示す図４を参照する
と、この図に示す本実施の形態の破壊復帰回路４は、各
々の一端が電源に接続し他端がそれぞれ出力信号Ｇ，Ｈ
を生成するヒューズＦ４１，Ｆ４２と、各々の一端がヒ
ューズＦ４１，Ｆ４２の各々の他端に他端が接地電位に
接続した抵抗Ｒ４１，Ｒ４２と、入力に供給を受けた信
号Ｈを反転し信号Ｉを生成するインバータＩ４１と、信
号Ｇ，Ｉの否定論理積Ｊを生成するＮＡＮＤ回路Ａ４１
と、ソースが電源にドレインが他端を接地した抵抗Ｒ４
３の一端に接続しゲートに信号Ｊの供給を受けるＰＭＯ
Ｓ型トランジスタＰ４１とを備える。
【００３６】次に、本実施の形態の動作について説明す
ると、まず、ヒューズＦ４１，Ｆ４２３の未切断状態で
は、信号Ｇ，ＨはＨレベルとなり、信号Ｂの反転信号Ｉ
はＬレベルとなる。ＮＡＮＤ回路Ａ４１の２つの入力の
各々はＨ，ＬレベルであるのでＮＡＮＤ回路Ｎ４１の出
力ＪはＨレベルとなり、したがって、トランジスタＰ４
１は遮断状態となるため電源からは電流Ｋが流れない。
ヒューズＦ４２が、切断された場合、信号Ｈは接地に接
続された抵抗Ｒ４２によりＬレベルとなりその反転信号
ＩはＨレベルとなる。この時ヒューズＦ４１が切断され
ていなければ、ＮＡＮＤ回路Ａ４１の２つの入力は、共
にＨとなるためトンジスタＰ４１は導通状態となり、電
源から接地に電流Ｋが流れ、電流不良となる。
【００３７】次に、ヒューズＦ４２の切断状態でヒュー
ズＦ４１が切断されると、信号Ａは抵抗２を介してＬレ
ベルとなる。ＮＡＮＤ回路Ａ４１の入力はＬ，Ｈとなる
ことにより、ＮＡＮＤ回路Ａ４１の出力ＤはＨレベルと
なり、トランジスタＰ４１は遮断状態となる。これによ
ってトランジスタＰ４１の電源からの電流Ｋは遮断さ
れ、ヒューズＦ４２の切断により設定された電流不良を
復帰できる。
【００３８】すなわち、ヒューズＦ４２の切断によりチ
ップを破壊し、ヒューズＦ４１の切断により、元の状態
に復帰させることが可能となる。
【００３９】以上説明したような、チップの破壊復帰回
路を搭載することで、二次検査時間が短いチップを破壊
する検査方法にて検査を実施し、不良解析時は破壊した
チップを復帰させて簡単に不良解析を行うことができ
る。
【００４０】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、一次検査における不良品の機能を一時破
壊する第１の機能設定手段と、この第１の機能の設定後
元の第２の機能に復帰させる第２の機能設定手段とを備
えることにより、一次検査結果の点検のための余分な検
査を行わず、通常の二次検査の最初の検査で上記一次検
査での不良品の判断が可能なのでウエハ上での二次検査
の検査時間を短縮することができるという効果がある。
【００４１】また、二次検査実行後に、破壊したチップ
を元の状態に復帰できるため、二次検査後に一次検査不
良品の不良解析を容易に実施できるという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置の第１の実施の形
態を示す回路図である。
【図２】本発明の半導体集積回路装置の第２の実施の形
態を示す回路図である。
【図３】本発明の半導体集積回路装置の第３の実施の形
態を示す回路図である。
【図４】本発明の半導体集積回路装置の第４の実施の形
態を示す回路図である。
【図５】本発明の半導体集積回路装置の第５の実施の形
態を示す回路図である。
【図６】従来の第１の半導体集積回路装置の検査方法の
一例を示すフローチャートである。
【図７】従来の第２の半導体集積回路装置の検査方法の
一例を示すフローチャートである。
【図８】従来の第２の半導体集積回路装置の一例を示す
回路図である。
【符号の説明】
１，３，３Ａ，３Ｂ，４ 破壊復帰回路 ２ 出力回路 Ｆ１１，Ｆ１２，Ｆ３１，Ｆ３２，Ｆ４１，Ｆ４２，Ｆ
１０１ ヒューズ Ｒ１１，Ｒ１２，Ｒ３１，Ｒ４１〜Ｒ４３，Ｒ１０１
抵抗 Ｉ１１，Ｉ２１〜Ｉ２３，Ｉ４１，Ｉ１０１ インバ
ータ Ｎ１１，Ｎ２１，Ｎ２２，Ｎ３１ ＮＯＲ回路 Ａ２１，Ａ４１，Ａ１０１ ＮＡＮＤ回路 Ｐ２１，Ｐ３１，Ｐ４１，Ｍ２２ トランジスタ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 複数の機能の一つを固定的に設定する固
    定機能設定手段を有する半導体集積回路装置において、 前記固定機能設定手段が、予め定めた第１の機能を設定
    する第１の機能設定手段と、 前記第１の機能の設定後元の第２の機能に復帰させる第
    ２の機能設定手段とを備えることを特徴とする半導体集
    積回路装置。
  2. 【請求項２】 前記第１，第２の機能設定手段が、前記
    第１，第２の機能設定のためヒューズを備えることを特
    徴とする請求項１記載の半導体集積回路装置。
  3. 【請求項３】 検査対象機能の出力回路と不良回路部分
    を救済するための冗長回路とを備え、ウエハ上での選別
    工程で完全良品と前記冗長回路の使用による救済処理に
    よりり良品となる冗長製品と前記救済処理でも良品とな
    るない不良品とを判別する一次検査と、前記救済処理の
    実施後の前記冗長製品が良品か否かを調べる二次検査と
    を行う半導体集積回路装置において、 前記第１，第２の機能設定手段を有し、前記第１の機能
    設定手段が前記一次検査での前記完全不良品の前記出力
    回路に前記第１の機能である不良状態を設定し、前記第
    ２の機能設定手段が前記一次検査終了後にこの不良状態
    を前記第２の機能である元の状態に復帰させる破壊復帰
    回路を備えることを特徴とする請求項１記載の半導体集
    積回路装置。
  4. 【請求項４】 検査対象機能の入力回路と不良回路部分
    を救済するための冗長回路とを備え、ウエハ上での選別
    工程で完全良品と前記冗長回路の使用による救済処理に
    よりり良品となる冗長製品と前記救済処理でも良品とな
    るない不良品とを判別する一次検査と、前記救済処理の
    実施後の前記冗長製品が良品か否かを調べる二次検査を
    とを行う半導体集積回路装置において、 前記第１，第２の機能設定手段を有し、前記第１の機能
    設定手段が前記一次検査での前記完全不良品の前記出力
    回路に前記第１の機能である不良状態を設定し、前記第
    ２の機能設定手段が前記一次検査終了後にこの不良状態
    を前記第２の機能である元の状態に復帰させる破壊復帰
    回路を備えることを特徴とする請求項１記載の半導体集
    積回路装置。
  5. 【請求項５】 前記破壊復帰回路が、第１，第２の電源
    間に直列接続したヒューズと抵抗とから成りこのヒュー
    ズの接断にそれぞれ対応する状態を設定する第１，第２
    の状態設定手段と、 前記第１，第２の状態設定手段の各々の状態を論理合成
    し前記第１，第２の機能のいずれか一方を設定する機能
    設定信号を生成する論理回路とを備えることを特徴とす
    る請求項３又は４記載の半導体集積回路装置。
  6. 【請求項６】 前記出力回路が、前記機能設定信号によ
    る前記第１の機能の設定に応答して他の入力信号と無関
    係に出力結果が固定される破壊状態となり、 前記第２の機能の設定に応答して前記出力結果が前記他
    の入力信号に応答する通常動作状態に復帰することを特
    徴とする請求項３及び５記載の半導体集積回路装置。
  7. 【請求項７】 前記入力回路が、入力端子と第２の電源
    間に直列接続した第１のヒューズとダイオードとから成
    りこの第１のヒューズの切断に対応する第１の状態を設
    定する第１の状態設定手段と、 第１，第２の電源間に直列接続した第２のヒューズと抵
    抗とから成りこの第２のヒューズの切断に対応する第２
    の状態を設定する第２の状態設定手段と、 前記第１のヒューズと並列接続され前記第２の状態の設
    定に応答して導通するスイッチ回路とを備え、前記第１
    の状態設定手段の設定する前記第１の状態に応答して前
    記入力端子に前記ダイオードの順方向電圧の印加による
    電流が流れなくなる破壊状態となり、 前記第２の状態設定手段の設定する前記第２の状態に応
    答して前記スイッチ回路が導通して前記電流が流れる通
    常動作状態に復帰することを特徴とする請求項４記載の
    半導体集積回路装置。
  8. 【請求項８】 前記入力回路が、入力端子と第２の電源
    間に直列接続した第１のヒューズとダイオードとから成
    りこの第１のヒューズの切断に対応する第１の状態を設
    定する第１の状態設定手段と、 前記第１のヒューズと並列接続され第２の状態の設定に
    応答して導通するスイッチ回路とを備え、前記第１の状
    態設定手段の設定する前記第１の状態に応答して前記入
    力端子に前記ダイオードの順方向電圧の印加による電流
    が流れなくなる破壊状態となり、 制御信号の設定する前記第２の状態に応答して前記スイ
    ッチ回路が導通して前記電流が流れる通常動作状態に復
    帰することを特徴とする請求項４記載の半導体集積回路
    装置。
  9. 【請求項９】 前記入力回路が、入力端子と第２の電源
    間に直列接続した第１のヒューズとダイオードとから成
    りこの第１のヒューズの切断に対応する第１の状態を設
    定する第１の状態設定手段と、 第１，第２の電源間に直列接続した第２のヒューズと抵
    抗とから成りこの第２のヒューズの切断に対応する第２
    の状態を設定する第２の状態設定手段と、 前記第２の状態と制御信号の設定する第３の状態とを論
    理合成し第４の状態を生成する論理回路と、 前記第１のヒューズと並列接続され前記第４の状態の設
    定に応答して導通するスイッチ回路とを備え、前記第１
    の状態設定手段の設定する前記第１の状態に応答して前
    記入力端子に前記ダイオードの順方向電圧の印加による
    電流が流れなくなる破壊状態となり、 前記第４の状態に応答して前記スイッチ回路が導通して
    前記電流が流れる通常動作状態に復帰することを特徴と
    する請求項４記載の半導体集積回路装置。
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