JP2728233B2

JP2728233B2 - 半導体論理回路

Info

Publication number: JP2728233B2
Application number: JP6076398A
Authority: JP
Inventors: モアティエリシャール; ローランジアンーマリー; ルナールジャック
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1993-04-29
Filing date: 1994-03-24
Publication date: 1998-03-18
Anticipated expiration: 2013-03-18
Also published as: EP0622735B1; JPH0772219A; EP0622735A1; DE69315060D1; US5444391A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理を行うための
複雑な論理網を持った半導体論理チップ、即ち一次入力
（プライマリ・インプット）に接続する縮退故障（stuc
kーatーfault）、具体的にはタイアップまたはタイダウン
（プルアップ又はプルダウンとも呼ばれる）回路を持
つ、半導体論理チップの論理網のテスト可能性と製品品
質を向上させるテストに関する。

【０００２】

【従来の技術】特定用途向けの集積回路いわゆるASICチ
ップのような半導体論理チップにおいては、不良品をな
くすために高度なテスト可能性が求められ、先進的な半
導体技術では通常99.9%のテスト率（テスト・カバレッ
ジ）が求められる。テスト率は製品の予測歩留まりとシ
ステムレベルでの出荷時製品品質基準との関数である。
複雑な論理網を形成するロジック・ブック（あるいはラ
イブラリと呼ばれる）と組み合わせた機能テストを行う
ために、タイアップ／タイダウン回路が多くの場合使わ
れる。VDD電源への短絡（以下ショート）はロジック"1"
を発生するタイアップ機能であり、GNDへのショートは
ロジック"0"を発生するタイダウン機能を意味する。従
来の縮退故障に基づく方法では、タイアップ／タイダウ
ン回路は、欠陥を抽出したり欠陥に反応することを妨げ
てしまうので、ある意味ではテスト可能性を殺してしま
うことがある。例えば、あるロジック・ブックの入力又
は出力が連続的にある一定の論理値だけを求めるなら
ば、テストは完璧に行われたとは言えない。特に、CMOS
技術が使われている場合には、縮退故障モデルが実際の
ハードウェア欠陥と常に相互関係がとれるとは限らな
い。

【０００３】しかし業界では、この方法が高密度のASIC
チップのテスト可能性を効率よく計算できる唯一の方法
とされている。テスト可能性は、AND、NAND、OR、NOR等
の基本的なロジック・ブックから作られた、平板な構造
を以て計算される。これらの基本的なブックの入力・出
力のそれぞれに、論理故障でSーAー1（stuckーatー1）およ
びSーAー0（stuckーatー0）と記述される２つのデータが割
り当てられる。SーAー1は入力または出力に接続された回
路網（信号ライン）が論理的にレベル"1"になりっぱな
し即ち「固定」され、SーAー0は論理レベル"0"に固定され
ていることを意味する。

【０００４】製品となったチップがシステムに組み込ま
れて出荷される前に、チップは最終テスト段階と称され
る製造工程においてあらゆる角度からテストが行われ
る。従って標準的なチップには、客先のシステムの中で
正常動作を行う「システム」モードと、製造工程下での
「テスト」モードの２つの基本的な動作モードを持って
いる。

【０００５】テストモードで、あるテスト構成（組み合
わせ）により１つまたは複数の縮退故障を起こさせ、そ
の結果がテスタでテスト下のデバイスの出力により検出
できるならば、その故障はテストあるいは検査可能と称
され、未検査故障リストからはずされ、テスト可能性が
向上する。テスト可能性とは縮退故障の全数に対するテ
ストされた縮退故障の数の比である。タイアップ（ある
いはタイダウン）回路の出力がVDDにつながって（タイ
ダウンの場合はGNDにつながって）いるので、反対側の
論理レベルに切り換えてSーAー1（タイダウンの場合はSーA
ー0）を検出することができない。タイアップ／タイダウ
ン回路と、関連する複雑な論理網のロジック・ブックの
全てが相互に接続されると、この論理網のテスト可能性
は下がる。このことは、論理網１０とそれに付随するタ
イアップ回路１１を示す図１で説明する。

【０００６】図１は、組み合わせ論理および順次論理の
両方のロジック・ブックを持つ論理網１０とタイアップ
回路１１を示す。上記タイアップ回路１１の出力Ａはロ
ジック・ブック１２即ちＯＲインバータ（ＯＩ）ゲート
の第１入力に接続され、ブック１２の第２の入力はラッ
チ１３の出力に接続されている。ブック１２の出力Ｃは
ＯＲ（Ｏ）ゲート１４の１つの入力Ｅと、ＯＲインバー
タ（ＯＩ）ゲート１５の１つの入力Ｆに接続されてい
る。テスト発生装置がそれぞれのブックの各入力／出力
に縮退故障SーAー0とSーAー1を出力する。テストモードでの
テスト作動中に、いくつかの縮退故障は検知されるが、
経路ＡＢＣＤＥ上の矢印１６から１９に示した他の縮退
故障は反応させられず、未検査縮退故障として残る。

【０００７】一般的に、タイアップ／タイダウン回路に
よって制御される全ての論理回路により論理経路のテス
ト可能性が影響される。テストモードを実行するには現
在２つの方法がある。第１の方法は、タイアップ／タイ
ダウン回路によって制御されるブックの数を減らしてテ
スト可能性の影響をなくすことである。第２の方法は、
タイアップ／タイダウン回路によって影響を受けるロジ
ック・ブック上の全ての縮退故障を無視することであ
る。

【０００８】第１の方法をとれば、どの縮退故障も検出
されるならば、テスト可能性の点数は上がる。図１の経
路ＡＢＣＤＥでは、タイアップ回路１１の制御下の縮退
故障の５０％が、逆の状態（"0"から"1"、"1"から"0"）
への切り換えができないので、テストができない。従っ
て、テスト可能性の影響を減らす１つの方法は、タイア
ップ回路１１によって制御されるブックの数を減らす
（例えば１２、１４、１５）ことである。上記のことは
タイダウン回路についても言える。

【０００９】タイアップ／タイダウン回路によって検出
不能な縮退故障がある場合、テスト技術者は、現在の故
障検出方法を以てしては、論理回路設計者が設計した機
能論理網のテスト可能性は低いと指摘することが起こ
る。その結果、回路設計者は多くの時間を再びかけて、
タイアップ／タイダウン回路が制御するブックがどれで
あるかを探し、設計を手直しする必要が起こる。従来の
大きなチップで使われている今までの論理合成では、こ
の種の必要が多かった。はじめの設計を手作業で変更す
るには、論理設計およびテスト設計に関する高度な技術
が要る。設計のこの段階で変更を加えることは、回路設
計者とテスト技術者の相互の複雑なプロセスが要る。し
かしこの方法は時間もかかるし誤りも起こし易い。さら
に、この方法では、タイアップ／タイダウン回路の数を
減らすために加えなければならないロジックのオーバヘ
ッドは決して小さいものではなく、その結果、回路密度
の損失にもなる。さらに、設計およびその確認に多くの
時間がとられる。従来の縮退故障検出のアルゴリズムに
は限界があるので、タイアップ／タイダウン回路による
未検出縮退故障を見い出すのは極めて困難である。

【００１０】第２の方法では、タイアップ／タイダウン
回路による未検出縮退故障を全て無視できる故障とする
新しい技術が最近紹介されている。無視した故障は最終
的なテスト可能性の計算には影響しない。これらの未検
出故障はタイアップ／タイダウン機能と重複する傾向が
あるということにより正当化されている。この点は、図
１で、縮退故障SーAー1の１６と１７がタイアップ回路１
１の機能を繰り返していることを示している。

【００１１】そこで、次に問題になるのは、ASICチップ
がシステムモードで使われている時に正しい機能を生ず
る故障があるとして、その故障を発生させるハードウェ
アの欠陥が本当に欠陥なのかそれとも無視してよい欠陥
なのかを判定しなければならないことである。例えば仮
定として、ハードウェアの欠陥（例えばラインＡＢとVD
D供給電源との間の予期しなかったショートによって起
こる）により縮退故障１７が起こるとすると、このハー
ドウェア欠陥はタイアップ回路１１によって確かめられ
たタイアップ機能と重複する。このハードウェア欠陥を
表現するSーAー1の未検出の故障１７は本当の欠陥とすべ
きか否か、そして後者の場合無視すべきか否かという問
題である。

【００１２】無視する欠陥の数が少ない場合にはテスト
可能性に与える影響が小さいので、この手法を採用する
こともできよう。しかし、チップの設計が数多くのタイ
アップ／タイダウン機能を使うようになると、テスト可
能性への影響が大きくなり、出荷時製品品質も低下す
る。

【００１３】

【発明が解決しようとする課題】出荷時製品品質基準の
理論では、物理的なタイプ（上記のようなハードウェア
欠陥を含めて）の製品欠陥には、検出された製品欠陥
と、検出されなかった製品欠陥の２つの領域がある。品
質計算の背後の理論は、検出不能な製品欠陥の領域の品
質は、検出可能な製品欠陥と検出不能な製品欠陥の比に
依存するというものである。テスト可能でかつ検出でき
た製品欠陥が重要になればなるほど、テスト不可能でか
つ検出できなかった製品品質の領域での欠陥が少なくな
る。重要なことは、製品の物理的欠陥が機能欠陥を発生
するか否かを問わず、先ず検出可能な欠陥の数を増やす
ことである。タイアップ／タイダウン機能により制御さ
れる縮退故障がテストされれば、製品品質全体の向上に
つながる。

【００１４】一方、上記の品質理論とは別に、無視され
た欠陥を含む製品の信頼性がもたらす結果のことも考慮
しなければならない。無視した欠陥によって表現された
物理的欠陥が時間とともに変化することもありうる。例
えば、出荷時の製品の中にあったショートが、客先で使
用されている内にオープンになり本当の故障を起こし、
システムモードで動作している論理網の機能を変えてし
まうことも起こり得る。要約すれば、第１の手法（即
ちブックの数を減らす方法）では、プロセスが複雑にな
り不都合な点がある。テスト可能性も99.9%のような高
いレベルに到達するのは難しく、出荷時製品品質も低下
する。論理回路設計者はテスト可能性を高めるためだけ
の目的で、回路を増やすか回路の他の部分を変更するこ
とが必要になる。また、第２の手法をとっても、縮退故
障が無視されるので、上に述べたように、製品品質が同
様に低下する。

【００１５】品質検査の難しさについては、「テスト可
能性を集積回路に組み込むための欠陥処理の新方
法」（"Designers need new ways of handling faults
to buildtestability into today's ICs", Electronics
World News, January 28, 1992pp 29ー32）にも記載さ
れている。このペーパーが結論づけていることは、上記
の第２の方法によるタイアップ／タイダウン回路による
テスト可能性からは、満足の得られる機能検査の解決策
は得られないということである。従って、製品品質の観
点から、満足が得られる解決策が長い間求められてき
た。

【００１６】

【課題を解決するための手段】解決の基本として、タイ
アップ（あるいはタイダウン）回路を、半導体論理チッ
プの一次入力に接続することによって外側から制御され
る入力端子を持つ非反転バッファ・ブックで構成する。
出力端子は関連している論理網に接続する。一次入力
は、システムモードでは一定の電圧が供給でき、テスト
モードでは電圧を変化させて供給できる電圧供給手段に
接続する。システムモードでチップが動作するときに
は、一次入力端子はVDD（あるいはGND）につながり、タ
イアップ（あるいはタイダウン）回路がその出力端子に
定常状態に"1"（あるいは"0"）を出し、その出力端子が
論理網に対してタイアップ（あるいはタイダウン）機能
を発生するようにする。

【００１７】一方テストモードでは、タイアップ（ある
いはタイダウン）回路はテスターに接続している一次入
力端子に従い、タイアップ（あるいはタイダウン）回路
の出力端子が、テスターの信号に依存して論理レベル"
1"および"0"の間で切り替わる。これによりテスターは
論理網の中の全ての縮退故障を検出できる。テストモー
ドでは、出力が論理レベル"1"および"0"のどちらかに切
り替わるので、タイアップ（あるいはタイダウン）機能
が起こらない。

【００１８】本発明によれば、上述した従来技術の２つ
の手法での問題が減少する。第１の手法に関して、論理
回路設計者はタイアップ／タイダウン機能を自由に使う
ことができ、また、複雑な論理網に不測の問題が起こら
なくなる。第２の手法に関しては、縮退故障はもはや無
視されず、製品品質も向上する。

【００１９】本発明の目的は、半導体チップの品質を向
上するために、タイアップ／タイダウン回路を一次入力
につなげ、その出力を"0"と"1"の間で切り換えるように
することである。また、本発明の目的は、タイアップ／
タイダウン機能を複雑な論理網に使用した従来の手法で
起こり得た品質の劣化の問題を少なくすることである。
さらに、本発明の目的は、一次入力につなげて十分にテ
ストが行えるタイアップ／タイダウン回路を提供するこ
とである。

【００２０】

【実施例】図２にタイアップ（タイダウン）回路と関連
する論理網を含む半導体論理チップ２０の部分を示す。
タイアップ（タイダウン）回路２１ー１は非反転バッフ
ァブック２２ー１と、チップの一次入力２４とからな
る。ブック２２ー１の入力端子２３ー１は、上記の一次
入力に、接続配線２５を介して接続される。非反転バッ
ファブックの出力端子２６ー１は、タイアップ（タイダ
ウン）機能が必要な場所ならどこでも、組み合わせ／順
次論理網２７ー１のいろいろなノードＡ１，Ａ２等につ
ながる。一次入力端子２４は接続配線２８を介して、チ
ップの外側の電力供給手段２９に接続されている。最後
に、ファンアウト（１つの論理ゲートに接続し得る最大
の入力の数）について設計システムの制限があるなら
ば、必要に応じてさらに連鎖状に同じ型のタイアップ
（タイダウン）回路を増やすことができる。

【００２１】上記の点は、図２で、タイアップ（タイダ
ウン）回路２１ー２が追加されていることを示す。非反
転バッファ２２ー２の入力端子２３ー２が、接続配線３
０を介して、共通の一次入力端子２４に接続されてい
る。このようにして、連鎖状のタイアップおよびタイダ
ウン回路が１つのチップの上に作成できる。ここでの唯
一の制限は、全てのタイアップ回路の入力端子をまとめ
て、第１の共通の一次入力に接続し、全てのタイダウン
回路の入力端子を第２の共通の一次入力に接続すること
である。しかし、同一チップ上の全てのタイアップおよ
びタイダウン回路に、１つの共通の一次入力端子を持つ
ようにすることもできる。これは、例えば、共通一次入
力端子と全てのタイアップ回路入力端子を直接接続する
ように配線し、上記の共通一次入力端子と全てのタイダ
ウン回路入力端子の間に反転ブックを挿入するように配
線することにより行える。

【００２２】新しいタイアップ（タイダウン）回路の作
成は、非反転バッファブックの代わりに反転バッファブ
ックを使ってもできるし、その方が密度上の利点がある
が、どちらの方法でも論理的に正しい結果が得られる。
ここでは、タイアップ／タイダウン回路が論理回路設計
者にとって設計し易い非反転バッファブックを使うこと
にした。その方が、出力の論理レベルが一次入力の論理
レベルと同じであるからである。

【００２３】タイアップ（タイダウン）回路の動作は下
記のように行う。例えば、回路２１ー１がタイアップ回
路であるとする。本発明の原理に従えば、通常の動作条
件下（即ちシステムモード）では、電力供給手段２９が
一次入力端子２４をVDDに直接接続するので、非反転バ
ッファ２２ー１の入力端子２３ー１は論理レベル"1"に
セットされる。従って、定常的論理レベル即ち状態"1"
が、タイアップ回路２１ー１と非反転バッファ２２ー１
に共通になっている出力端子２６ー１に出る。これによ
り、タイアップ機能が関連する論理網２７ー１に出され
る。

【００２４】テストモードでは、電圧供給手段２９は、
テスターのテストパターン発生装置になり、この目的の
ために、一次入力２４とテスターの出力端子の間が直接
接続される。その結果、タイアップ回路２１ー１の入力
端子２３ー１は、テストパターン発生装置から出てくる
テスト信号の順序に反応して、"1"から"0"、また逆に"
0"から"1"に切り換わり、これにより、テスターが全て
の縮退故障を検出することができる。テストモードで
は、テスト信号が出てくる間、タイアップ回路２１ー１
の出力端子２６ー１が、交互に"0"と"1"の論理レベルの
間で切り換わるので、タイアップ機能は動作しない。つ
まり、タイアップ回路２１ー１は、テストモードで動く
かシステムモードで動くかによって、動作の仕方が異な
る。上記と同じ原理はタイダウン回路についても当ては
まる。

【００２５】図２に示したタイアップ（タイダウン）回
路２１ー１を実現するには多くの方法がある。図３
（Ａ）に、CMOS技術の非反転バッファブック２２ー１の
タイアップ回路を示す。このCMOSのタイアップ回路２２
ー１１は、２つのCMOSインバータ３１と３２を直列に接
続して作成されている。インバータ３１であるFETデバ
イスの大きさは、入力キャパシタンスをできるだけ低く
保ちながら、第２インバータ３２が十分な駆動能力を持
てるように設計する必要がある。本発明の特徴を活かす
ためには、第２インバータ３２のPFETデバイスP2は、タ
イアップ・ブック２２ー１１が十分なファンアウトを持
てるようにするべきで、従ってP2のサイズは大きいもの
である。同様の構成は、非反転バッファブック２２ー１
の、図３（Ｂ）に示したCMOSのタイダウン回路２２ー１
２にも必要である。図３（Ｂ）から明らかなように、最
大のサイズを持つのは第２のインバータ３２’のNFETデ
バイスN'2（GNDに接続されている）である。

【００２６】本発明の上記の手法を使えば、縮退故障の
方法を使い、タイアップ／タイダウン回路が動作する領
域において、テスト可能性は100%になり、製品品質の劣
化も起こらない。

【００２７】

【発明の効果】本発明のタイアップ／タイダウン回路を
使用した結果得られる利点は、(1)論理網のテスト可能
性の低下がないこと、(2)テスト可能性を向上させるた
めだけに追加するラッチや回路が不要になり、密度は向
上し、設計・ディバッグの時間が節約できること、(3)
チップの全入力がはじめの設計で固めることができ、確
認作業の際の論理シミュレーションのテストケースのた
めの変更が不要であることである。

【図面の簡単な説明】

【図１】従来技術の論理網でのタイアップ回路の論理実
行を説明する図。

【図２】論理網と、チップの一次入力端子に接続する入
力端子を持つタイアップ／タイダウン回路の、本発明に
よる論理実行を説明する図。

【図３】図３（Ａ）と図３（Ｂ）は標準的なCMOS技術を
使ってタイアップ／タイダウン回路を作成する実施例を
説明する図。

【符号の説明】

１０論理網１１タイアップ回路１２ロジックブック（ＯＲ
インバータ）１３ラッチ１４ＯＲゲート１５ＯＲインバータ・ゲー
ト１６、１７縮退故障２０半導体論理チップ２１ー１、２１ー２タイアップ（タイダウ
ン）回路２２ー１、２２ー２非反転バッファブック２３ー１、２３ー２ブック２２ー１の入力
端子２４一次入力２５、２８、３０接続配線２６ー１、２６ー２ブック２２ー１の出力
端子２７ー１、２７ー２組み合わせ／順次論理
網２９電力供給手段２２ー１１ CMOSタイアップ回路２２ー１２ CMOSタイダウン回路３１、３１’、３２、３２’ CMOSインバータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジャックルナールフランス 77310 ポンティエリアレデジャサンテ１ (56)参考文献特開平４−48277（ＪＰ，Ａ) 特開平５−90940（ＪＰ，Ａ) 特開平６−77330（ＪＰ，Ａ) 特開平６−43222（ＪＰ，Ａ) 特開平４−287362（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】チップ入力端子（２４）と、直列接続されたＰ型ＭＯＳＦＥＴ（Ｐ１）及びＮ型ＭＯ
ＳＦＥＴ（Ｎ１）を有する第１インバータ（３１）並び
に直列接続されたＰ型ＭＯＳＦＥＴ（Ｐ２）及びＮ型Ｍ
ＯＳＦＥＴ（Ｎ２）を有する第２インバータ（３２）を
有し、上記第１インバータ（３１）の入力が上記チップ
入力端子（２４）に接続され、上記第１インバータ（３
１）の出力が上記第２インバータ（３２）の入力に接続
されている非反転バッファ（２２−１１）と、上記第２インバータ（３２）の出力（２６−１）に接続
された論理回路網（２７−１）とを有し、上記チップ入力端子（２４）に電圧供給手段（２９）が
接続されており、該電圧供給手段（２９）は、通常動作
モードの間に、ＶＤＤ電圧即ち論理レベル１を上記チッ
プ入力端子（２４）に供給し、テスト・モードの間に、
上記ＶＤＤ電圧即ち論理レベル１とＧＮＤ電圧即ち論理
レベル０との間で順次切り替わる電圧を上記チップ入力
端子（２４）に供給し、上記通常動作モードの間は、Ｖ
ＤＤ電圧即ち論理レベル１が上記非反転バッファ（２２
−１１）を介して上記論理回路網（２７−１）に供給さ
れてタイアップ動作が行われ、上記テスト・モードの間
は、上記ＶＤＤ電圧即ち論理レベル１とＧＮＤ電圧即ち
論理レベル０との間で順次切り替わる電圧が上記非反転
バッファ（２２−１１）を介して上記論理回路網（２７
−１）に供給されることを特徴とする半導体論理回路。
【請求項２】上記第２インバータ（３２）のＰ型ＭＯＳ
ＦＥＴ（Ｐ２）の電流通過能力は上記非反転バッファ
（２２−１１）の他のＭＯＳＦＥＴよりも大きくされて
いることを特徴とする請求項１に記載の半導体論理回
路。
【請求項３】チップ入力端子（２４）と、直列接続されたＰ型ＭＯＳＦＥＴ（Ｐ’１）及びＮ型Ｍ
ＯＳＦＥＴ（Ｎ’１）を有する第１インバータ（３
１’）並びに直列接続されたＰ型ＭＯＳＦＥＴ（Ｐ’
２）及びＮ型ＭＯＳＦＥＴ（Ｎ’２）を有する第２イン
バータ（３２’）を有し、上記第１インバータ（３
１’）の入力が上記チップ入力端子（２４）に接続さ
れ、上記第１インバータ（３１’）の出力が上記第２イ
ンバータ（３２’）の入力に接続されている非反転バッ
ファ（２２−１２）と、上記第２インバータ（３２’）の出力（２６’−１）に
接続された論理回路網（２７−１）とを有し、上記チップ入力端子（２４）に電圧供給手段（２９）が
接続されており、該電圧供給手段（２９）は、通常動作
モードの間に、ＧＮＤ電圧即ち論理レベル０を上記チッ
プ入力端子（２４）に供給し、テスト・モードの間に、
上記ＶＤＤ電圧即ち論理レベル１とＧＮＤ電圧即ち論理
レベル０との間で順次切り替わる電圧を上記チップ入力
端子（２４）に供給し、上記通常動作モードの間は、Ｇ
ＮＤ電圧即ち論理レベル０が上記非反転バッファ（２２
−１２）を介して上記論理回路網（２７−１）に供給さ
れてタイダウン動作が行われ、上記テスト・モードの間
は、上記ＶＤＤ電圧即ち論理レベル１とＧＮＤ電圧即ち
論理レベル０との間で順次切り替わる電圧が上記非反転
バッファ（２２−１２）を介して上記論理回路網（２７
−１）に供給されることを特徴とする半導体論理回路。
【請求項４】上記第２インバータ（３２’）のＮ型ＭＯ
ＳＦＥＴ（Ｎ’２）の電流通過能力は上記非反転バッフ
ァ（２２−１２）の他のＭＯＳＦＥＴよりも大きくされ
ていることを特徴とする請求項３に記載の半導体論理回
路。