KR100237504B1 - 프로세스 모니터링 회로 및 그 모니터링 방법 - Google Patents

Abstract

본 발명에 따른 프로세스 모니터 회로 및 프로세스 모니터링 방법이 제공된다. 이러한 프로세스 모니터 회로는 제1 및 제2로직 통로를 제공하는데, 제1로직 통로는 입력 로직 전이가 로직 하이 대 로직 로우 또는 로직 로우 대 하이 상태에 있는지의 여부에 민감한 지연을 가진다.

제2로직 통로는 로직 상태 전이에 대해 실제로 동일한 지연을 가진다. 두 로직 상태 전이에 따라 제1 및 제2로직 통로간의 지연에서의 두 차이는 P 및 N 트랜지스터를 제조하는 공정단계를 모니터하는데 사용된다.

Description

프로세스 모니터링 회로 및 그 모니터링 방법

제1도는 인버터의 체인을 포함하는 종래기술의 프로세스 모니터링 회로를 도시한 도면.

제2도는 4개의 프로세스 코너에 관한 회로 성능의 다이아그램.

제3도는 인버터의 체인과 OR 게이트의 체인을 포함하는 본 발명의 실시예를 도시하는 도면.

제4도는 제3도에 도시된 실시예의 출력 신호 Z와 입력 신호 A, E, S 및 N과의 관계를 나타낸 진리표.

제5도는 제3도의 실시예에서의 출력 신호 Z의 신호 모드 하에서의 논리 전이의 타이밍도.

제6도는 각종 공정 조건 하에서의 제3도에 도시된 회로를 시뮬레이션한 결과를 나타내는 표.

* 도면의 주요부분에 대한 부호의 설명

101 : NAND 트리 102, 301, 302 : 지연 경로

103 : 멀티플렉서 104 : 출력핀

304 : AND 게이트 309, 313 : NAND 게이트

311 : XNOR 게이트

본 발명은 직접 회로(IC) 조립시의 프로세스 모니터링 회로에 관한 것으로서, 특히 CMOS 프로세스에서의 PMOS 및 NMOS 트랜지스터를 모니터링하기 위한 프로세스 모니터링 회로에 관한 것이다.

웨이퍼상의 반도체 다이는 제조될 제품과, 다이 상에 동시에 조립될 다수의 프로세스 모니터링 회로를 포함한다. 프로세스 모니터링 회로는 시험되고, 그 성능이 제조 공정의 무결성에 대한 파라미터 시험에 의해 측정된다. 집적 회로의 입력핀 및 출력핀이 시험 장치에 의해 용이하게 액세스될 수 있기 때문에 프로세스 모니터링 회로를 다이 위에 설치되어 있는 집적 회로의 입력핀 및 출력핀에 접속하는 것이 편리하다. 프로세스 모니터링 회로가 다이 상의 집적 회로의 입력핀 및 출력핀에 연결되면, 모니터링 회로는 웨이퍼 분류와 같은 제조 공정에서의 각종 단계, 최종 사용자측에서의 최종 시험 또는 데이터와 처리 파라미터의 신뢰도 관계의 유효성 등이 시험된다.

과거에는 구성된 회로의 속도를 모니터링하기 위해 하나의 프로세스 모니터링 회로가 비교적 긴 논리 게이트 경로를 이용하였다. 여기서, 긴 경로라 함은 경로의 시간 지연이 주로 내부 논리 회로의 전파 지연에 의해 발생되고, 출력 용량성 부하와 같은 외적 요소 또는 입력 신호의 상승 및 하강 시간에 의한 시간 지연은 무시할 수 있을 정도로만 영향을 주는 신호 경로를 의미한다. 내부 논리 경로가 집적 회로의 입력핀으로부터 직접적으로 액세스될 수 없는 경우도 있기 때문에, 이를 시험하기 위한 용도로 지연 시간이 긴 회로를 포함하는 시험 구조체를 특수하게 구성하여 제조될 회로에 포함시켰다. 이러한 지연 시간이 긴 회로는 직렬로 연결된 인버터 체인의 형태를 갖기도 한다. 통상적으로, 이러한 체인은 50∼100개의 인버터를 포함한다.

제1도는 종래기술의 프로세스 모니터링 회로를 도시한다. 도시된 바와 같이, 프로세스 모니터링 회로는 입력 버퍼 전압 임계값의 논리 상태(VIH 및 VIL)를 측정하기 위한 시험 구조체(101), 즉 NAND 트리를 포함한다. 이 NAND 트리(101)는 2-입력 NAND 게이트의 체인으로서 각각의 NAND 게이트의 두 입력 단자가 각각 입력 버퍼의 출력 단자와 체인 내의 이전의 NAND 게이트의 출력 단자에 연결된다. 체인의 제1 NAND 게이트는 전원에 연결된 한 입력 단자와 NAND트리(101)의 제1 입력 버퍼에 연결된 다른 입력 단자를 갖는다. 이러한 구성으로 NAND 트리(101)는 각 입력 버퍼에 접속된 입력에 전압을 인가하여 NAND 트리(101)의 최종 NAND 게이트의 출력 단자에서의 출력 전압을 검사함으로써 각 입력 버퍼의 시험이 가능하게 된다.

제1도에 도시된 회로에서, NAND 트리(101) 내의 최종 NAND 게이트의 출력 단자는 전술된 지연 회로와 유사하고 직렬 접속된 100개의 인버터로 구성되는 지연 논리 경로(102)에 접속된다. 지연 논리 경로(102)의 출력은 2:1 멀티플렉서(103)를 통해 출력 패드(104)에 제공된다. 이러한 시험 회로에서, 입력 버퍼 임계 전압과 획득된 회로 속도는 각각 출력 패드(104)에서의 전압과 신호 전이의 지연량을 검사함으로써 측정된다. 이러한 2 가지 시험은 임계 전압(VIH 및 VIL) 측정치가 지연 논리 경로(102)를 통한 전파 지연으로 측정되는 회로 속도에 민감하지 않기 때문에 동일한 입력핀 및 출력핀을 사용하여 시행될 수 있다. 이 회로 속도는 NAND 트리(101), 입력 버퍼(105) 및 멀티플렉서(103)에서의 전파에 의해서는 무시할 수 있을 정도의 영향만을 받게 된다. 입력핀 “RESET”에 접속된 입력 버퍼(105)는 집적 회로를 “시험” 모드와 “정상 작동”모드로 조정(toggle)한다. 입력 버퍼(105)의 반전 출력 신호는 멀티플렉서(103)의 입력 신호 중의 한 입력 신호를 선택하여 출력되도록 한다. 시험 모드 동안에는 지연 경로(102)의 출력 신호가 멀티플렉서(103)의 출력으로서 선택되며, 정상 작동 모드 동안에는 다이 상의 집적회로의 기능 회로에 의해 제공되는 리이드(106) 상의 출력 신호가 멀티플렉서(103)의 출력으로서 선택된다. 따라서, 이러한 구성으로 다이의 각 입력핀은 시험 동안에는 입력핀으로서 사용되고 정상 작동 동안에는 입력핀 또는 출력핀으로서 사용되는 이중 용도를 갖는다. 출력핀(104) 등의 출력핀 또한 시험 동안 출력핀으로서 사용되고 정상 작동 동안에도 출력핀으로서 사용되는 이중 용도를 갖는다.

CMOS 회로에서, 집적 회로의 성능은 PMOS 및 NMOS 트랜지스터의 성능에 좌우된다. PMOS 및 NMOS 트랜지스터는 상이한 제조 공정 단계에서 형성되기 때문에 소정 단계에서의 공정 요소를 변화시켜도 PMOS 및 NMOS 트랜지스터에 동일하게 영향을 미치지 않는다. 본 발명의 상세한 설명에 기재된 바와 같이, 지연 논리 경로(102)의 성능은 PMOS 및 NMOS 트랜지스터에 대한 공정 요소의 상이한 영향을 나타내는 정보를 제공하지 않는다.

따라서, PMOS 및 NMOS 회로의 상대적인 성능을 나타내주는 프로세스 모니터링 회로를 구비하는 것이 바람직하다.

본 발명에 따른 프로세스 모니터링 회로는 제1 지연 경로의 입력 단자에서의 하이에서 로우로의 논리 상태 전이에 응답하여 제1 지연을 제공하고, 동일 입력 단자에 로우에서 하이로의 논리 상태 전이 신호가 제공될 때 제2 지연을 제공하는 제1 지연 경로를 구비한다. 본 프로세스 모니터링 회로는 또한 동일 입력 단자에서의 2가지 논리 상태 전이에 대해 실질적으로 동일한 지연을 제공하는 제2 지연 경로를 포함한다. 각각의 논리 상태 전이에 대한 제1 및 제2 지연 경로의 지연량의 차이는 모니터링될 PMOS 및 NMOS 트랜지스터의 상대적인 성능을 나타내준다.

제2도는 4개의 프로세스“코너”에 관한 회로 성능의 다이아그램이다. 회로 성능은 예를 들어 상승 입력 신호에 관한 전파 지연의 다수의 파라미터로 측정될 수 있다. 제2도에 있어서, Y 방향은 강(stronger) NMOS 트랜지스터를 제조하는 공정의 변동으로 인한 회로 성능의 변화 방향을 나타내고, X 방향은 강 PMOS 트랜지스터를 제조하는 제조 공정의 변동으로 인한 회로 성능의 변화 방향을 나타낸다. 강 트랜지스터는 예컨대 고속의 스위칭 속도를 갖는 트랜지스터로 정의된다. 제2도에 도시된 바와같이, “SNSP”로 표기된 코너는 2개의 강 NMOS 및 PMOS 트랜지스터를 이러한 공정으로 제조할 때의 회로 성능의 한계치를 나타낸다. 이와 마찬가지로 “WNWP”, “SNWP” 및 “WNSP”는 각각 PMOS 및 NMOS 트랜지스터가 약할 때의 회로 성능의 한계치와, NMOS 트랜지스터는 강하고 PMOS 트랜지스터는 약할 때의 회로 성능의 한계치와, NMOS 트랜지스터는 약하고 PMOS 트랜지스터는 강할 때의 회로 성능의 한계치를 나타낸다. 통상적으로, 제조 공정의 여러 대상물은 회로 성능이 “허용 가능 영역”, 즉 사선이 그려져 있는 사각형(201)영역 내와 같이 이들 한계값들 사이에 있을 때 최적화된다. 따라서, 측정된 성능이 허용 가능 영역의 외측에 있는 회로를 불량품으로 하도록 설계된 파라미터 시험에 의해 품질 제어가 달성된다.

그러나, 종래기술에서는 인버터 체인의 전파 지연에 의해 “전체적인 공정 요소”를 측정할 수는 있지만, 인버터 체인의 전파 지연이 PMOS 와 NMOS 트랜지스터의 상대적인 강도에 대해 민감하지 못하기 때문에(즉, PMOS 트랜지스터 및 NMOS 트랜지스터의 강도의 다수의 조합이 동일한 전파 지연을 발생할 수 있기 때문에), 예를 들어 PMOS 및 NMOS 트랜지스터의 강도의 커다란 불일치로 인해 회로가 허용 가능 영역의 외부에 있는지의 여부를 판정하기에는 불충분하다. 따라서, 회로가 허용 영역 이내에 있는지를 완벽하게 측정하기 위해, 파라미터 시험은 PMOS와 NMOS 트랜지스터의 상대적인 강도에 민감한 측정치를 포함하여야만 한다.

본 발명은 동일한 크기의 PMOS 트랜지스터에 비해 보다 바른 NMOS 트랜지스터의 본래의 속도를 이용한다. 이러한 속도차는 정공(PMOS 트랜지스터의 전하 캐리어)에 비해 전자(NMOS 트랜지스터의 전하 캐리어)의 이동도가 더 크기 때문에 발생된다. 그 영향은 예컨대 CMOS NOR 게이트에서 나타날 것이다. 이와같은 NOR 게이트에서, 상승 에지 상태의 전이는 CMOS NAND 게이트 또는 CMOS 인버터의 동일한 상태 전이보다 항상 느리다. 그 이유는 NOR 게이트가 통상적으로 풀업단을 구성하는 직렬 접속된 2 이상의 PMOS 트랜지스터와 풀다운 단을 형성하는 병렬 접속된 동일한 수의 NMOS에 의해 형성되기 때문이다. 이러한 구성에서, 상승 에지 전이에서의 NOR 게이트의 지연량은 각각의 PMOS 트랜지스터의 지연량의 합이 된다. 또한, 하강 에지 전이에서의 NOR 게이트의 지연량은 NMOS 트랜지스터의 수로 나눈 NMOS 트랜지스터의 지연량이 되고, 이로써 상승 에지와 하강 에지 전이 간에 커다란 지연차가 초래된다(비대칭 전이 특성).

제3도는 시험 회로(300)를 포함하는 본 발명의 바람직한 실시예를 도시한 것이다. 제4(a)도는 시험 회로(300)의 블록도를 도시하며, 제4(b)도는 시험 회로(300)의 입력 신호, A, E, S 및 N과 그 출력 신호 Z의 관계를 나타내는 진리표이다. 이 실시예에서, 입력 버퍼(310)의 반전된 출력 신호 S, 즉 NAND 게이트(309)의 출력 신호는 출력 신호 Z를 발생하기 위해 멀티플렉서(312)에서 XNOR 게이트(311)의 시험 모드 출력 신호가 선택되는지 아니면 기능적인 집적 회로의 출력 신호 N이 선택되는지의 여부를 선택한다. 입력 버퍼(308)의 반전된 출력, 즉 NAND 게이트(305)의 출력 신호는 지연 경로(301)를 인에이블시키는 인에이블 신호 E를 제공하며, 이 인에이블 신호 E는 AND 게이트(304)에서 시험 모드 신호 A와 AND 연산된다.

지연 경로(301)는 OR 게이트의 체인을 구비하며, 각각의 OR 게이트는 NOR 게이트(301a) 등의 3-입력 NOR 게이트와 인버터(301b) 등으로 구성된다. 3개의 OR 게이트만이 도시되어 있지만 실제 OR 게이트 수는 이보다 훨씬 많다. OR 게이트의 정확한 개수는 중요하지 않지만 50∼100개의 OR 게이트가 이 지연 경로(301)와 하술된 제2 지연 경로(302) 간에 수용 가능한 지연을 제공할 것이다. 이 실시예에서, NOR 게이트(301a)는 전술된 비대칭 전이 특성을 갖는다. 인버터(301b)가 그 상승 및 하강 에지 전이의 지연이 대략 동일하도록 설계되어 대체로 NOR 게이트(301a) 및 인버터(301b)로 형성된 OR 게이트는 NOR 게이트(301a)의 비대칭 전이 특성을 유지한다. 인버터(301b)에서의 지연량을 동일하게 하기 위해서는 NMOS 트랜지스터의 스위칭 속도가 동일 크기의 PMOS 트랜지스터의 스위칭 속도의 대략 2배라는 점을 감안하여 풀업 PMOS 트랜지스터를 풀다운 NMOS 트랜지스터의 2배의 크기로 하면 된다. 특히, 이 실시예에서, 동등한 크기로 구성된 4개의 PMOS 트랜지스터와 2개의 NMOS 트랜지스터가 각 인버터의 풀업단 및 풀다운단을 각각 형성한다.

신호가 이 지연 경로(301)를 통해 전파될 때, 지연 경로(301)의 각 OR 게이트에서의 전이는 동일한 극성으로 되어, 각 NOR 게이트의 비대칭 전이 특성이 지연 경로(301)내의 NOR 게이트의 수만큼 증배된다. 지연 경로(301)의 출력 신호는 XNOR(배타적 NOR) 게이트(311)에 입력 신호로 공급된다. XNOR 게이트(311)의 사용은 설계시의 선택 사항이므로 XOR(배타적 OR) 게이트를 사용하여 본 발명을 실시하여도 가능하다.

제3도의 본 발명의 실시예에서, 체인으로 직렬 연결된 다수의 인버터를 구비하는 제2 지연 경로(302)가 이용된다. 제1 지연 경로(301)의 인버터와는 달리 이들 인버터는 실질적으로 대칭을 이루는 상승 및 하강 에지 전이를 가질 필요가 없다. 또한, 오직 4개의 인버터만이 제3도에 도시되어 있지만 핀(314)에서의 입력 전이와 지연 경로(302)의 출력 사이에 더 많은 지연을 제공하기 위해서는 이보다 많은 수의 인버터가 필요하다. 신호가 인버터 체인(302)을 전파해 갈 때, 상승 에지 전이의 수가 하강 에지 전이의 수와 거의 동일하므로[지연 경로(302)의 인버터 개수가 짝수일 때 전이의 수가 정확하게 일치함], 지연 경로(302)를 통과하는 상승 에지 전이의 전파 지연은 지연 경로(302)를 통과하는 하강 에지 전이의 전파 지연과 거의 동일하게 된다. 인버터 체인(302)의 출력 신호는 NAND 게이트(313) 및 NOR 게이트(303)에 대한 입력으로서 제공된다. 인에이블 신호 E가 논리 하이 상태에 있을 때, NAND 게이트(313)는 인버터 체인(302)의 출력 신호가 XNOR 게이트(311)에 대한 입력으로서 전파되게 한다. 그러나, 인에이블 신호 E가 논리 로우 상태에 있을 때, 인버터 체인(302)의 출력 신호는 NOR 게이트(303)를 경유하여 지연 경로(301)를 통해 전파된다.

시험 모드(즉, 논리 하이 상태의 신호 S) 하에서, 인에이블 신호 E가 논리 로우 상태에 있을 때, 지연 경로(301, 302)는 제3도에 도시된 실시예에서는 논리적으로 인버터인(제4도 참조) 긴 지연 경로(long delay path)가 된다. 이 긴 지연 경로는 본 실시예에서는 인버터의 개수가 짝수로 제공되기 때문에 인버터가 된다. 본 발명을 실시함에 있어서 인버터의 개수가 짝수이든 홀수이든 구애받지 않는다. 제5(a)도에 도시된 타이밍도는 입력 버퍼(307)에 연결된 입력핀(314)에서의 상승 에지 전이(501)(즉, 신호 A의 하강 에지 전이)와 그에 후속하는 입력핀(314)에서의 하강 에지 전이(502)를 “핀 314”로 표시한 파형으로 나타내고 있다. 입력핀(314)에서의 입력 신호의 전이(501, 502)에 의한 Z로 표시된 파형의 출력 신호 Z의 전이(503, 504)는 제5(a)도에 도시된 바와 같이 각각 지연 주기 SDr 및 SDf 만큼 지연된다. SDr은 입력핀(314)에서의 상승 에지 전이(501)와 출력 신호 Z의 전이(503) 간의 지연을 나타낸다. SDf는 입력핀(314)에서의 하강 에지 전이(502)와 출력 신호 Z의 전이(504) 간의 지연을 나타낸다. 이들 지연의 평균[(SDr+SDf)/2]은 모든 공정 요소의 지침을 제공한다.

이와 달리, 시험 모드 하에서, 인에이블 신호 E가 논리 하이 상태에 있을 때, 지연 경로(301, 302)는 XNOR 게이트(311)에 대한 입력으로서 제공되는 각 지연 경로의 각각의 출력 신호를 갖는 2개의 병렬 지연 경로를 형성한다. 제3도에 도시된 실시예에서, 지연 경로(301) 내의 OR 게이트의 개수는 지연 경로(302) 내의 인버터의 개수보다 많다. 이로써, 지연 경로(301) 내에서의 출력 전이에 의한 출력 신호 Z의 논리 전이가 지연 경로(302) 내에서의 출력 전이에 의한 출력 신호 Z의 논리 전이보다 항상 늦게 도달할 것이다. 그러나, OR 게이트의 수[경로(301)내의] 대 인버터의 수[경로(302)내의]의 비는 제3도에 예시된 바와 같이 될 필요는 없다. 제4(a)도에 도시된 바와 같이, 상승 에지 전이 또는 하강 에지 전이 중의 한 전이에 의해 출력 신호 Z에서 동일한 극성의 펄스가 형성될 것이다. 각 펄스의 상승 에지는 더 짧은 지연 경로인 지연 경로(302)를 통해 전파된 전이를 나타낸다. 각 펄스의 하강 에지는 보다 긴 지연 경로(301)를 통해 전파된 전이이다.

제5(b)도는 입력핀(314)에서의 입력 신호의 상승 에지 전이(521)와 하강 에지 전이(522)를 도시한 것이다. 이 상승 에지 전이(521)와 하강 에지 전이(522)에 응답하여 펄스(520a, 520b)가 각각 생성된다. 전술한 바와 같이 지연량 IVr을 갖는 펄스(520a)의 상승 에지(523)는 보다 짧은 지연 경로(302)에 의한 것이며, 지연량을 ORr을 갖는 펄스(520a)의 하강 에지(524)는 보다 긴 지연 경로(301)에 의한 것이다. 이와 마찬가지로, 펄스(520b)에 대해서, 지연량 IVf를 갖는 상승 에지 전이(525)와 지연량 ORf를 갖는 하강 에지 전이(526)는 각각 지연 경로(302, 301)를 통해 전파된 전이에 대응한다. IVr은 지연 경로(302) 내에서의 전파에 대응하는 입력핀(314)에서의 상승 에지 전이(521)와 출력 신호 Z의 전이(523) 사이의 지연량을 나타낸다. ORr은 지연 경로(301) 내에서의 신호 전파에 대응하는 입력핀(314)에서의 상승 에지 전이(521)와 출력 신호 Z의 전이(524) 사이의 지연량을 나타낸다. IVf는 지연 경로(302) 내에서의 신호 전파에 대응하는 입력핀(314)에서의 하강 에지 전이(522)와 출력 신호 Z의 전이(525) 사이의 지연량을 나타낸다. ORf는 지연 경로(301) 내에서의 신호 전파에 대응하는 입력핀(314)에서의 하강 에지 전이(522)와 출력 신호 Z의 전이(526) 사이의 지연량을 나타낸다.

지연 경로(302) 내의 NOR 게이트의 비대칭 전이 특성 때문에, 펄스(520a, 520b)의 지속 시간은 동일하지 않다. 특히, 강 PMOS 트랜지스터는 펄스(520a)를 단축시키고, 강 NMOS 트랜지스터는 펄스(520b)를 단축시킬 것이다. (ORr-IVr)/(IVf-ORf)의 비율은 PMOS와 NMOS 트랜지스터의 상대적인 강도를 측정하기 위한 파라미터를 제공한다. 이와 달리, (IVf-ORf)의 양이 예를 들어 4ns 정도로 작기 때문에, [(ORr-IVr)/IVr] 비율은 PMOS와 NMOS 트랜지스터의 상대적인 강도를 측정하기에 적합한 또다른 파라미터가 된다.

한 경로 내에서의 절대 지연량의 변화를 측정하지 않고 단일 입력 단자에서의 전이에 의해 야기된 2개의 상이한 지연 경로간의 지연량의 차이를 단일 출력 단자에서 측정함으로써, 예를 들어 제5(b)도에 도시된 전이(521) 또는 전이(522)와 같은 입력 전이의 실제 도달 시간에서의 변동에 의한 불확정성이 제거된다.

제6도는 7개의 공정 조건, 즉 약N-약P(WNWP), 정상N-정상P(NNNP), 강N-강P(SNSP), 약N-강P(WNSP), 강N-약P(SNWP), 정상N-약P(NNWP) 및 약N-정상P(WNNP) 하에서, 제3도에 도시된 회로를 시뮬레이션한 결과를 나타내는 표를 도시한 것이다. 각 공정 조건 하에서, 제1 PULSEWIDT 필드는 입력핀(314)에서의 논리 로우에서 논리 하이로의 전이에 응답하는 펄스(520a)의 펄스폭 A에 대응한다. 제2 PULSEWIDT 필드는 입력핀(314)에서의 논리 하이에서 논리 로우로의 전이에 응답하는 펄스(520b)의 펄스폭 B에 대응한다. DIR_D6LH로 표시된 값 D는 입력핀(314)에서의 입력 전이와 펄스(520a)의 상승 에지 간의 지연 시간을 나타낸다. 이 값 D는 보정 계수 CF를 계산하는데 사용되며, 이 보정 계수 CF는 펄스(520a, 520b)의 펄스폭의 정규화된 파라미터“NORMALIZED”를 계산하는데 사용된다. 이 정규화된 파라미터는 다음 식으로 주어진다.

보정 계수 CF는 공정 조건 WNWP, SNSP 및 NNNP에 대한 정규화된 파라미터 NORMALIZED의 값이 가능한 제로에 가깝도록 선택되어 진다. 각 공정 코너에 대해, CF는 다음 식으로 계산된다.

여기서, A+2D는 펄스폭 A에 2배의 지연량 D를 가산한 것이다. 그 합은 지연 경로(301, 302)의 합과 거의 동일하다. 166.556은 공정 조건 NNNP 하에서의 이들 지연 경로의 총 지연량을 나타내며, 4.405는 동일한 NNNP 공정 조건하에서의 A/B의 비율이다. 값 532.5는 WNWP 및 SNSP 조건 하에서의 NORMALIZED의 크기를 최소화하기 위해 선택된 것이다. 식(1)과 식(2)에 의해 계산된 바와 같은 파라미터 NORMALIZED의 값은 실제 공정 조건 하에서의 PMOS 및 NMOS 트랜지스터의 상대적인 강도를 나타낸다.

제6도에서, A/B, A+2D 및 NORMALIZED의 값은 각 공정 코너를 시뮬레이션하여 얻은 것이다.

본 발명의 바람직한 실시예라고 사료되는 실시예가 개시되었으며, 본 발명의 주요지와 범위를 벗어나지 않는 한도내에서 많은 변경과 수정이 가능하다.

Claims (14)

1. 입력 단자 및 제1 출력 단자를 갖는 복수의 논리 게이트를 포함하고, 제1 입력 논리 상태 전이가 상기 입력 단자에서 수신될 때 제1 지연 후에 상기 제1 출력 단자에서 제1 논리 상태 전이를 제공하며, 상기 제1 입력 논리 상태 전이와 상반된 제2 입력 논리 상태 전이가 상기 입력 단자에서 수신될 때 제2 지연 후에 상기 제1 출력 단자에서 제2 논리 상태 전이를 제공하고, 상기 제1 지연과 제2 지연이 서로 구별될 수 있을 정도로 상이한 제1 지연 경로와; 제2 출력 단자를 가지며, 상기 입력 단자에 접속되고, 상기 제1 입력 논리 상태 전이가 상기 입력 단자에서 수신될 때 제3 지연 후에 상기 제2 출력 단자에서 제3 논리 상태 전이를 제공하며, 상기 제2 입력 논리 상태 전이가 상기 입력 단자에서 수신될 때 제4 지연 후에 상기 제2 출력 단자에서 제4 논리 상태 전이를 제공하고, 상기 제3 및 제4 지연이 동일한 제2 지연 경로와; 제3 출력 단자를 가지며, 상기 제1 및 제2 출력 단자에 접속되어 상기 제1, 제2, 제3 및 제4 논리 상태 전이의 각각을 수신하는 즉시 그 논리 상태 전이를 상기 제3 출력 단자에 제공하는 수단을 구비하는 것을 특징으로 하는 프로세스 모니터링 회로.
2. 제1항에 있어서, 상기 논리 상태 전이를 제공하는 수단은 XNOR 논리 게이트를 구비하는 것을 특징으로 하는 프로세스 모니터링 회로.
3. 제1항에 있어서, 상기 논리 상태 전이를 제공하는 수단은 XOR 논리 게이트를 구비하는 것을 특징으로 하는 프로세스 모니터링 회로.
4. 제1항에 있어서, 상기 제1 지연 경로는 복수의 OR 게이트를 구비하는 것을 특징으로 하는 프로세스 모니터링 회로.
5. 제1항에 있어서, 상기 제2 지연 경로는 복수의 인버터를 구비하는 것을 특징으로 하는 프로세스 모니터링 회로.
6. 제1항에 있어서, 상기 제1 지연 경로는 PMOS 및 NMOS 트랜지스터를 포함하고, 상기 제1 지연과 제2 지연간의 차이는 상기 PMOS 및 NMOS 트랜지스터의 스위칭 시간의 차이에 의해 야기되는 것을 특징으로 하는 프로세스 모니터링 회로.
7. 제4항에 있어서, 상기 복수의 OR 게이트 각각은 NOR 게이트와 인버터를 구비하는 것을 특징으로 하는 프로세스 모니터링 회로.
8. 입력 단자 및 제1 논리 출력 단자를 갖는 복수의 논리 게이트를 포함하고, 제1 입력 논리 상태 전이가 상기 입력 단자에서 수신될 때 제1 지연 후에 상기 제1 출력 단자에서 제1 논리 상태 전이를 제공하며, 상기 제1 입력 논리 상태 전이와 상반된 제2 입력 논리 상태 전이가 상기 입력 단자에서 수신될 때 제2 지연 후에 상기 제1 출력 단자에서 제2 논리 상태 전이를 제공하고, 상기 제1 지연과 제2 지연이 서로 구별될 수 있을 정도로 상이한 제1 지연 경로를 이용하여 지연하는 단계와; 제2 출력 단자를 가지며, 상기 입력 단자에 접속되고, 상기 제1 입력 논리 상태 전이가 상기 입력 단자에서 수신될 때 제3 지연 후에 상기 제2 출력 단자에서 제3 논리 상태 전이 출력 신호를 제공하며, 상기 제2 입력 논리 상태 전이가 상기 입력 단자에서 수신될 때 제4 지연 후에 상기 제2 출력 단자에서 제4 논리 상태 전이를 제공하고, 상기 제3 및 제4 지연이 동일한 제2 지연 경로를 이용하여 지연하는 단계와; 제3 출력 단자를 가지며, 상기 제1 및 제2 출력 단자에 접속되어 상기 제1, 제2, 제3 및 제4 논리 상태 전이 각각을 수신하는 즉시 그 논리 상태 전이를 제공하는 수단을 이용하여 논리 상태 전이를 제공하는 단계를 구비하는 것을 특징으로 하는 프로세스 모니터링 방법.
9. 제8항에 있어서, 상기 논리 상태 전이를 제공하는 수단은 XNOR 논리 게이트를 구비하는 것을 특징으로 하는 프로세스 모니터링 방법.
10. 제8항에 있어서, 상기 논리 상태 전이를 제공하는 수단은 XOR 논리 게이트를 구비하는 것을 특징으로 하는 프로세스 모니터링 방법.
11. 제8항에 있어서, 상기 제1 지연 경로는 복수의 OR 게이트를 구비하는 것을 특징으로 하는 프로세스 모니터링 방법.
12. 제8항에 있어서, 상기 제2 지연 경로는 복수의 인버터를 구비하는 것을 특징으로 하는 프로세스 모니터링 방법.
13. 제8항에 있어서, 상기 제1 지연 경로는 PMOS 및 NMOS 트랜지스터를 포함하고, 상기 제1 지연과 제2 지연간의 차이는 상기 PMOS 및 NMOS 트랜지스터의 스위칭 시간의 차이에 의해 야기되는 것을 특징으로 하는 프로세스 모니터링 방법.
14. 제11항에 있어서, 상기 복수의 OR 게이트 각각은 NOR 게이트와 인버터를 구비하는 것을 특징으로 하는 프로세스 모니터링 방법.