JPH0949866A - 集積回路 - Google Patents

集積回路

Info

Publication number
JPH0949866A
JPH0949866A JP8215989A JP21598996A JPH0949866A JP H0949866 A JPH0949866 A JP H0949866A JP 8215989 A JP8215989 A JP 8215989A JP 21598996 A JP21598996 A JP 21598996A JP H0949866 A JPH0949866 A JP H0949866A
Authority
JP
Japan
Prior art keywords
integrated circuit
test
signal
circuit
inspection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8215989A
Other languages
English (en)
Inventor
Ewald Michael
ミヒアエル エワルト
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of JPH0949866A publication Critical patent/JPH0949866A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test

Abstract

(57)【要約】 【課題】 集積回路の構成部分である回路構成要素への
製造プロセスの影響の簡単な検査を可能にする。 【解決手段】 検査信号ＴＥＳＴを供給されその結果と
して出力信号ＳＯＵＴを生じる回路装置Ｓと、出力信号
ＳＯＵＴが予め定められた許容範囲内に位置するか否か
を検査し得る検査装置Ｐとを有し、検査装置Ｐは検査の
実施の際に相応の結果信号Ｅを発生する出力端ＰＯＵＴ
を有し、結果信号Ｅが集積回路ＩＣの外側に伝達可能で
ある。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路に関する。
【０００２】
【従来の技術】集積回路の回路構成要素は集積回路の製
造プロセスの変動に関係する値を有する特徴量を有す
る。このような製造プロセスの影響はたとえば材料組
成、ドーピング濃度ならびに回路構成要素の構成部分で
ある製造すべき構造の厚み、幅および長さに関わる。こ
れらの影響に関わる特徴量はたとえば抵抗値、キャパシ
タンス、トランジスタのカットオフ電圧または回路構成
要素を通る入力信号の時間的遅れである。
【０００３】ウェーハ平面上に集積回路を製造する際
に、その製造上の条件による変動が特定の許容範囲内に
位置するか否かを決定し得るように、抵抗値の検査を実
施することは知られている。その際に、許容範囲内に位
置する値の測定は、プロセス変動が、製造すべき集積回
路の機能性にネガティブに影響するほど大きくなかった
ことを意味する。相応に許容範囲が決定されなければな
らない。その際に検査の実施はウェーハ上で抜き取り検
査によりウェーハ上に位置する少数の集積回路に関して
のみ行われ、検査装置がウェーハの外側から測定点を介
して選択された集積回路に検査信号を供給し、その結果
としての出力信号を再び受信する。続いて集積回路の外
側で出力信号の評価が行われる。次いで検査の結果か
ら、実際には少数の集積回路しか検査されなかったにも
かかわらず、ウェーハ上に位置するすべての集積回路に
関する判定が行われる。次いで、ウェーハがさらに処理
されるべきか選別廃却されるべきかが決定される。
【０００４】しかしこの過程は、プロセス変動がウェー
ハ内でも生じ得るので、ウェーハ上に位置する各集積回
路の検査がより正確な選別廃却を可能にするであろうと
いう欠点を有する。しかし、前記の方法によるウェーハ
上の各集積回路のこのような検査は非常に大きな費用が
かかることを意味する。一方では、そのために各集積回
路上の測定点を検査装置の相応の測定尖端と接触させる
ことが必要であろう。他方では、各個別の集積回路の検
査は検査プログラムの実行の際の著しい付加の時間費用
を意味し、かつ（または）使用される検査装置のキャパ
シタンスの上乗せを必要としよう。このことはいずれの
場合にも高い費用の付加と結び付けられている。
【０００５】
【発明が解決しようとする課題】本発明の課題は、集積
回路の構成部分である回路構成要素への製造プロセスの
影響のより簡単な検査が可能であり、また前記の欠点が
回避される集積回路を提供することである。
【０００６】
【課題を解決するための手段】この課題を解決するた
め、本発明おいては、検査信号を供給されその結果とし
て出力信号を生じる回路装置と、出力信号が予め定めら
れた許容範囲内に位置するか否かを検査し得る検査装置
とを有し、検査装置は検査の実施の際に相応の結果信号
を発生する出力端を有し、結果信号が集積回路の外側に
伝達可能としたものである。
【０００７】本発明は、個別の回路構成要素の代わり
に、選択的に、複数の回路構成要素を有する全回路装置
を検査することをも可能にする。このような回路装置の
機能への製造の影響は、その中に含まれている回路構成
要素への個別の影響の結果として生ずる。
【０００８】本発明による集積回路では、個々の回路構
成要素または回路装置を、相応の検査信号がこれらに供
給され、その結果としての出力信号が集積回路上の検査
装置により評価されることにより検査することが可能で
ある。そのために、検査すべき特徴量の形式に応じて出
力信号のレベルまたは検査信号に対するその時間的遅れ
が検査され得る。
【０００９】検査信号は回路装置に正常な作動の間に、
または特別な検査作動の間に供給され得る。
【００１０】前記の従来の技術と異なり、本発明によれ
ば、各集積回路が本発明に従って構成されているかぎ
り、製造の影響をウェーハの各集積回路において別々に
検査することが可能である。集積回路の選択が次いで個
別に、すなわち回路ごとに行われ得る。
【００１１】さもなければ検査装置のみと接続されてお
り、本発明による検査ではない集積回路の機能のために
設けられている集積回路の別の回路構成要素とは接続さ
れていない回路装置に検査信号が供給されると、集積回
路は本発明による検査と無関係に作動させられ得る。た
とえばウェーハ上で本発明による検査と同時に集積回路
の機能検査が実行され得る。特別な検査作動モードは必
要でない。これにより従来の技術による場合にくらべて
時間節減が可能になる。検査装置は集積回路の構成部分
であるから、本発明による検査のために外部の検査装置
が設けられなくてもよい。
【００１２】検査の結果はたとえば集積回路の端子に伝
達可能であり、または不能動化装置により集積回路の入
力端または出力端の不能動化のために使用され得る。最
後に述べた場合には検査の結果は特に簡単に確認可能で
ある。すなわち、入力端または出力端の不能動化により
（たとえば、それがそれと先に接続された集積回路のユ
ニットからスイッチの開路により遮断されることによっ
て）入力端または出力端としてのその機能がもはや果た
されなくなると、集積回路の機能の仕方が特に強い度合
で損なわれる。
【００１３】許容範囲外の出力信号のその後に初めて生
ずる値も集積回路の外側への結果信号による相応の指示
に通ずるように、検査装置は集積回路の各作動の間に回
路装置の検査を実行し得る。
【００１４】本発明は、従来の技術では前記の形態でウ
ェーハ平面上で行われるべき前記の検査を省略すること
を可能にする。その代わりに、ウェーハ上の各集積回路
に対して検査の結果が、通常実行すべき集積回路の機能
検査の間に、そのための特別な検査ルーチンおよびその
実行のために必要な検査時間を必要とせずに、確かめら
れ得る。このことが、不能動化装置を用いて結果信号に
より集積回路の入力端または出力端を前記のように不能
動化することにより達成されることは特に望ましい。な
ぜならば、入力端または出力端の不能動化がいずれにせ
よ頻繁に実行すべき機能検査により非常に迅速に確認さ
れ得るからである。
【００１５】集積回路路上に同一の形式の各回路構成要
素（たとえば各１つの抵抗、コンデンサ、コイルおよび
（または）トランジスタ）のみが本発明による検査装置
を設けられていれば十分である。これらがすべての同一
形式の回路構成要素を代表して検査され得る。
【００１６】回路装置が複数の回路構成要素を有するな
らば、本発明は、通常は集積回路の外側から近接可能で
なく、または特別な検査作動の間にしか近接可能でない
この回路装置の出力信号を検査することを可能にする。
このことは、複数の回路装置の直列回路から成る複雑な
回路連鎖の検査の際に特に有利である。
【００１７】なかんずく、製造プロセスにより特に強い
度合で影響されるが、集積回路の外部から用意に検査可
能でない機能を有する回路装置には、本発明による検査
装置が設けられるべきであろう。
【００１８】検査装置は能動化可能かつ不能動化可能に
することができる。これはたとえば検査作動モードまた
は正常作動モードへの移行により公知の仕方で行われ得
る。開路可能または閉路可能な接続（トランジスタ、ヒ
ューズまたはアンチヒューズ）を設け、それを用いて検
査装置の能動化または不能動化を行うことも可能であ
る。
【００１９】
【実施例】以下、図面により本発明を一層詳細に説明す
る。
【００２０】図１には、回路装置Ｓおよびそれと接続さ
れている検査装置Ｐを有する集積回路ＩＣが示されてい
る。回路装置Ｓは集積回路の製造プロセスの変動に関係
する値を有する特徴量を有する。回路装置Ｓに検査信号
ＴＥＳＴが与えられ得る。その結果として出力信号ＳＯ
ＵＴが生じ、この検査信号が検査装置Ｐに供給され得
る。検査装置Ｐにより、検査信号ＴＥＳＴにくらべての
出力信号ＳＯＵＴのレベルまたはその時間的遅れが許容
範囲内に位置するか否かが検査され得る。許容範囲は、
許容範囲外に位置する出力信号ＳＯＵＴのレベルまたは
時間的遅れに対して回路装置Ｓが集積回路ＩＣの機能性
をもはや確実に保証しないように決定され得る。集積回
路ＩＣはその際にはもはや使用されてはならない。
【００２１】このような許容範囲の決定は当業者にとっ
て問題はない。なぜならば、それらはいわゆる仕様また
はタイミング図により各集積回路ＩＣに対して通常のよ
うに定められ得るからである。
【００２２】検査装置Ｐの出力端ＰＯＵＴは集積回路Ｉ
Ｃの接続ピンまたは接続パッドＡと接続されている。出
力端ＰＯＵＴに検査装置Ｐにより結果信号Ｅが発生され
得る。それにより検査の結果が集積回路ＩＣの外側に伝
達され得る。結果信号Ｅはたとえば２つのレベルを有す
ることができ、結果信号Ｅは、出力信号ＳＯＵＴのレベ
ルまたは時間的遅れが許容範囲内に位置するならば一方
のレベルをとり、他の場合には他方のレベルをとる。
【００２３】回路装置Ｓおよび検査装置Ｐの具体的な実
施例は後で図３により説明する。
【００２４】図２には、図１からの変形として、検査手
段Ｐの出力端ＰＯＵＴが不能動化装置ＡＫＴの能動化入
力端ＥＮと接続されている本発明の実施例が示されてい
る。こうして能動化入力端ＥＮに与えられている結果信
号Ｅを介して不能動化装置ＡＫＴが能動化状態および不
能動化状態に切換えられ得る。この不能動化装置ＡＫＴ
はスイッチ１を有し、このスイッチ１は不能動化状態で
閉じられており、集積回路ＩＣの入力端または出力端４
と、スイッチ１が入力端または出力端としての役割をす
る集積回路ＩＣのユニット２との間に配置されている。
不能動化装置ＡＫＴが能動化状態に位置すると、スイッ
チ１は開かれており、従って入力端または出力端４はユ
ニット２から遮断可能である。
【００２５】本発明のこの実施例では、結果信号Ｅによ
る検査のネガティブな結果の指示の際に入力端または出
力端４が不能動化装置ＡＫＴにより不能動化される。入
力端または出力端４が入力端であれば、入力信号をこれ
を介してユニット２に伝達することは不可能である。入
力端または出力端４が出力端であれば、そこでユニット
２の出力信号が受信され得ない。双方の場合に集積回路
ＩＣの機能は、検査がネガティブな結果に終わるなら
ば、すなわち出力信号ＳＯＵＴのレベルまたは時間的遅
れが許容範囲外に位置するならば、特に強い度合で結果
信号Ｅにより影響される。検査の結果はその場合に集積
回路ＩＣの外側から特に容易に確認可能である。集積回
路ＩＣは検査のネガティブな結果の際にはその後使用さ
れるべきではないであろう。
【００２６】図１中の端子Ａ及び図２中の入力端または
出力端４はケースなしの集積回路ＩＣの場合には接続パ
ッドであってよく、またケースを有する集積回路ＩＣの
場合には接続ピンであってよい。
【００２７】図３によりいま検査装置Ｐおよび回路装置
Ｓの具体的な実施例を説明する。図示されている回路装
置Ｓは抵抗Ｒの形態のただ１つの回路構成要素を含んで
いる。これは第１の端子ＳＡおよび第２の端子ＳＢを有
する。そのオーム抵抗（すなわちその特徴量）は製造の
影響に関係している。検査装置Ｐはこの実施例では３つ
のインバータＩを含んでいる遅延回路である参照装置Ｖ
を有する。この遅延回路は入力端ＶＡおよび出力端ＶＢ
を有する。互いに接続されている遅延回路の入力端ＶＡ
および抵抗Ｒの第１の端子ＳＡに、検査装置Ｐの入力端
ＰＩＮを介して、図４に示されているようにレベル切換
を有する検査信号ＴＥＳＴが供給され得る。
【００２８】さらに検査装置Ｐは別の要素３を有し、そ
れにより遅延回路の出力端ＶＢにおける出力信号ＶＯＵ
Ｔと抵抗の第２の端子ＳＢにおける出力信号ＳＯＵＴと
の比較が行われ得る。そのために抵抗Ｒの第２の端子Ｓ
Ｂは第１のｎチャネルトランジスタＴ１のゲートと、ま
た遅延回路の出力端ＶＢは第２のｎチャネルトランジス
タＴ２のゲートと接続されている。第２のトランジスタ
Ｔ２および第１のトランジスタＴ１は検査装置Ｐの出力
端ＰＯＵＴと集積回路ＩＣの第１の供給電位（接地）と
の間に配置されている。集積回路ＩＣの第２の供給電位
ＶＣＣと第１の供給電位（接地）との間に、ダイオード
として接続されている第３のｎチャネルトランジスタＴ
３と、第４のｎチャネルトランジスタＴ４と、それらに
対して並列に接続されている第５のｎチャネルトランジ
スタＴ５および第６のｎチャネルトランジスタＴ６とが
配置されている。第４のトランジスタＴ４のドレインお
よび第６のトランジスタＴ６のゲートならびに第６のト
ランジスタＴ６のドレインおよび第４のトランジスタＴ
４のゲートはそれぞれ互いに接続されている。さらに第
４のトランジスタＴ４のドレインは検査装置Ｐの出力端
ＰＯＵＴと接続されている。遅延回路の入力端ＶＡは第
５のトランジスタＴ５のゲートと接続されている。
【００２９】図３に示されている検査装置Ｐの実施例の
機能をいま、図４に示されている信号波形により説明す
る。遅延回路による検査信号ＴＥＳＴのレベル切換の時
間的遅れは、それが抵抗Ｒによる遅れに対する許容範囲
の上限に相当するように定められている。しかし、抵抗
Ｒによる遅れはそのオーム抵抗に関係している。図４に
は、回路構成要素Ｓによる遅れが遅延回路による遅れよ
りも小さい場合が示されている。従って、回路構成要素
Ｓの出力信号ＳＯＵＴのレベル切換は遅延回路の出力信
号ＶＯＵＴのレベル切換よりも早くに生ずる。
【００３０】図３によれば、第３のトランジスタＴ３を
介して検査装置Ｐの出力端ＰＯＵＴにおける結果信号Ｅ
が、第２のトランジスタＴ２が閉じる前に第１のトラン
ジスタＴ１が開くまで第２の供給電位ＶＣＣの値に保た
れる。この場合にのみ結果信号Ｅに対して第１の供給電
位（接地）の値へのレベル切換が生ずる。第３ないし第
６のトランジスタＴ３ないしＴ６から形成されるフリッ
プフロップは、結果信号Ｅのそのつどのレベルを保つ役
割をする。
【００３１】図３中の回路構成要素Ｓが予め定められた
許容範囲外の遅れを有する過大なオーム抵抗を有してい
たとすると、回路構成要素Ｓの出力信号ＳＯＵＴにおけ
るレベル切換は遅延回路の出力信号ＶＯＵＴにおけるレ
ベル切換よりも遅くに生ずるであろう。その場合には結
果信号Ｅにおけるレベル切換は生ぜず、結果信号Ｅはそ
の代わりに第２の供給電位ＶＣＣの値にとどまるであろ
う。
【００３２】検査信号ＴＥＳＴはたとえば集積回路ＩＣ
のクロック信号であってよい。しかし、最後にあげた実
施例において、レベル切換を有するどの他の信号を使用
することも可能である。
【００３３】図３による実施例では回路装置Ｓは検査装
置Ｐとのみ接続されており、集積回路ＩＣの別の回路構
成要素とは接続されていない。このような回路装置Ｓは
本発明による検査以外の機能を満足する役割はしない。
それは同一形式の回路装置に対してさらに同一の集積回
路ＩＣの構成部分であってよい。その場合、それが同一
形式の回路装置（図３中の実施例ではこれは同じく個々
の抵抗であった）を代表して検査され得ること、また検
査の結果が集積回路全体の機能性を評価する役割をする
ことは非常に有利である。こうして、検査による集積回
路ＩＣの正常な機能の影響が避けられる。
【００３４】たとえば各１つの抵抗Ｒ、コンデンサ、ト
ランジスタなどが集積回路ＩＣ上に相応の検査装置Ｐを
有する各回路装置Ｓとして設けられていてよい。
【図面の簡単な説明】
【図１】本発明による集積回路の実施例の接続図であ
る。
【図２】本発明による集積回路の別の実施例の接続図で
ある。
【図３】本発明による検査回路の実施例の接続図であ
る。
【図４】本発明の検査回路において生ずる信号の波形図
である。
【符号の説明】
Ａ 接続ピンまたは接続パッド ＡＫＴ 不能動化装置 Ｅ 結果信号 ＥＮ 能動化入力端 Ｉ インバータ（論理ゲート） ＩＣ 集積回路 Ｐ 検査装置 ＰＯＵＴ 出力端 Ｓ 回路装置 ＳＯＵＴ 出力信号 ＴＥＳＴ 検査信号 Ｖ 参照装置（遅延回路） ＶＯＵＴ 出力信号 １ スイッチ ２ 集積回路のユニット ３ 比較のための要素 ４ 入力端または出力端

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 検査信号（ＴＥＳＴ）を供給されその結
    果として出力信号（ＳＯＵＴ）を生じる回路装置（Ｓ）
    と、出力信号（ＳＯＵＴ）が予め定められた許容範囲内
    に位置するか否かを検査し得る検査装置（Ｐ）とを有
    し、検査装置（Ｐ）は検査の実施の際に相応の結果信号
    （Ｅ）を発生する出力端（ＰＯＵＴ）を有し、結果信号
    （Ｅ）が集積回路（ＩＣ）の外側に伝達可能であること
    を特徴とする集積回路。
  2. 【請求項２】 検査装置（Ｐ）により、出力信号（ＳＯ
    ＵＴ）のレベルが許容範囲内に位置するか否かが検査可
    能であることを特徴とする請求項１記載の集積回路。
  3. 【請求項３】 検査装置（Ｐ）により、検査信号（ＴＥ
    ＳＴ）にくらべての出力信号（ＳＯＵＴ）の時間的遅れ
    が許容範囲内に位置するか否かが検査可能であることを
    特徴とする請求項１記載の集積回路。
  4. 【請求項４】 回路装置（Ｓ）がただ１つの回路構成要
    素を含んでいることを特徴とする請求項１ないし３のい
    ずれか１つに記載の集積回路。
  5. 【請求項５】 回路装置（Ｓ）が検査装置（Ｐ）および
    検査信号（ＴＥＳＴ）を供給され得る端子と接続されて
    いるほかに、集積回路（ＩＣ）の他の回路構成要素とは
    接続されていないことを特徴とする請求項１ないし４の
    いずれか１つに記載の集積回路。
  6. 【請求項６】 検査装置（Ｐ）が同じく検査信号（ＴＥ
    ＳＴ）を供給され得る参照装置（Ｖ）を有し、その結果
    として参照装置（Ｖ）の出力信号（ＶＯＵＴ）が生じ、
    この出力信号（ＶＯＵＴ）は、そのレベルまたは検査信
    号（ＴＥＳＴ）にくらべてのその時間的遅れが許容範囲
    の限界に位置するかぎり、回路装置（Ｓ）の出力信号
    （ＳＯＵＴ）に等しく、また検査装置（Ｐ）が、参照装
    置（Ｖ）および回路装置（Ｓ）の出力信号（ＶＯＵＴ、
    ＳＯＵＴ）のレベルまたは検査信号（ＴＥＳＴ）にくら
    べてのそれらの時間的遅れを互いに比較し得る別の要素
    （３）を有することを特徴とする請求項１ないし５のい
    ずれか１つに記載の集積回路。
  7. 【請求項７】 参照装置（Ｖ）が遅延回路であり、検査
    信号（ＴＥＳＴ）がレベル切換を有し、前記別の要素
    （３）により参照装置（Ｖ）および回路装置（Ｓ）の出
    力信号（ＶＯＵＴ、ＳＯＵＴ）のレベル切換の時間的順
    序が決定可能であることを特徴とする請求項６記載の集
    積回路。
  8. 【請求項８】 遅延回路が論理ゲート（Ｉ）の直列回路
    を有することを特徴とする請求項７記載の集積回路。
  9. 【請求項９】 検査信号（ＴＥＳＴ）が集積回路（Ｉ
    Ｃ）のクロック信号であることを特徴とする請求項１な
    いし８のいずれか１つに記載の集積回路。
  10. 【請求項１０】 検査装置（Ｐ）の出力端（ＰＯＵＴ）
    が集積回路（ＩＣ）の接続ピンまたは接続パッド（Ａ）
    と接続されていることを特徴とする請求項１ないし９の
    いずれか１つに記載の集積回路。
  11. 【請求項１１】 検査装置（Ｐ）の出力端（ＰＯＵＴ）
    が不能動化装置（ＡＫＴ）の能動化入力端（ＥＮ）と接
    続されており、不能動化装置（ＡＫＴ）が結果信号
    （Ｅ）により、回路装置（Ｓ）の出力信号（ＳＯＵＴ）
    のレベルまたは時間的遅れが許容範囲外に位置する場合
    には、能動化された状態になり、さもなければ不能動化
    された状態に移行可能であることを特徴とする請求項１
    ないし９のいずれか１つに記載の集積回路。
  12. 【請求項１２】 検査装置（Ｐ）が能動化可能かつ不能
    動化可能であることを特徴とする請求項１ないし１１の
    いずれか１つに記載の集積回路。
JP8215989A 1995-08-04 1996-07-29 集積回路 Pending JPH0949866A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19528733.9 1995-08-04
DE19528733A DE19528733C1 (de) 1995-08-04 1995-08-04 Integrierte Schaltung

Publications (1)

Publication Number Publication Date
JPH0949866A true JPH0949866A (ja) 1997-02-18

Family

ID=7768727

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8215989A Pending JPH0949866A (ja) 1995-08-04 1996-07-29 集積回路

Country Status (6)

Country Link
US (1) US5789932A (ja)
EP (1) EP0757254A3 (ja)
JP (1) JPH0949866A (ja)
KR (1) KR100308078B1 (ja)
DE (1) DE19528733C1 (ja)
TW (1) TW312032B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270024A (en) * 1989-08-31 1993-12-14 Tosoh Corporation Process for reducing nitrogen oxides from exhaust gas

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040051550A1 (en) * 2002-09-12 2004-03-18 Ma David Suitwai Semiconductor die isolation system
DE10258511A1 (de) * 2002-12-14 2004-07-08 Infineon Technologies Ag Integrierte Schaltung sowie zugehörige gehäuste integrierte Schaltung
DE102004017787A1 (de) * 2004-04-02 2005-11-03 Atmel Germany Gmbh Verfahren und Testvorrichtung zum Testen integrierter Schaltungen
DE102017111139A1 (de) 2017-05-22 2018-11-22 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung von porösen Formkörpern
KR102644398B1 (ko) 2023-01-06 2024-03-07 의료법인 명지의료재단 옻나무 추출물과 사이토카인 유도 살해세포를 포함하는 면역항암 조성물

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5745471A (en) * 1980-09-02 1982-03-15 Nec Corp Testing circuit for semiconductor integrated circuit
JPS5896259A (ja) * 1981-12-04 1983-06-08 Mitsubishi Electric Corp 半導体集積回路の電源電流等の測定方法
JPS60147127A (ja) * 1984-01-11 1985-08-03 Oki Electric Ind Co Ltd 内部信号テスト回路付集積回路
US4712061A (en) * 1986-02-24 1987-12-08 Gould Inc. Small propagation delay measurement for digital logic
GB8618210D0 (en) * 1986-07-25 1986-09-03 Plessey Co Plc Integrated circuits
US4853628A (en) * 1987-09-10 1989-08-01 Gazelle Microcircuits, Inc. Apparatus for measuring circuit parameters of a packaged semiconductor device
US4956602A (en) * 1989-02-14 1990-09-11 Amber Engineering, Inc. Wafer scale testing of redundant integrated circuit dies
JP2839547B2 (ja) * 1989-05-02 1998-12-16 株式会社東芝 半導体集積回路装置
US5068547A (en) * 1990-09-05 1991-11-26 Lsi Logic Corporation Process monitor circuit
JPH04139850A (ja) * 1990-10-01 1992-05-13 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその検査方法
JPH05256911A (ja) * 1991-09-30 1993-10-08 Hughes Aircraft Co 集積回路の入力および出力の電気パラメータの試験方法
JPH06230086A (ja) * 1992-09-22 1994-08-19 Nec Corp Ｌｓｉのテスト回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270024A (en) * 1989-08-31 1993-12-14 Tosoh Corporation Process for reducing nitrogen oxides from exhaust gas

Also Published As

Publication number Publication date
DE19528733C1 (de) 1997-01-02
EP0757254A2 (de) 1997-02-05
US5789932A (en) 1998-08-04
EP0757254A3 (de) 1998-01-07
KR100308078B1 (ko) 2001-11-30
TW312032B (ja) 1997-08-01
KR970013163A (ko) 1997-03-29

Similar Documents

Publication Publication Date Title
KR100237504B1 (ko) 프로세스 모니터링 회로 및 그 모니터링 방법
KR900006484B1 (ko) Ic평가회로 소자와 평가회로 소자 검사수단을 갖는 반도체 집적회로
US6944810B2 (en) Method and apparatus for the testing of input/output drivers of a circuit
KR100190215B1 (ko) 반도체 집적 회로
US7183791B2 (en) Reliability circuit for applying an AC stress signal or DC measurement to a transistor device
EP0838689B1 (en) Test of circuits with Schmitt inputs
JPH0949866A (ja) 集積回路
EP0436358B1 (en) Integrated circuit having power supply connection integrity monitor
US5402018A (en) Semiconductor integrated circuit
US5815001A (en) Integrated circuit board with built-in terminal connection testing circuitry
KR100457033B1 (ko) 아날로그/디지탈변환기
JPH08248102A (ja) 電子回路の機能検査回路および方法
US5570036A (en) CMOS buffer circuit having power-down feature
KR960024426A (ko) 마이크로 컨트롤러의 테스트회로
KR0147453B1 (ko) 반도체 집적회로
JPH0526981A (ja) 半導体集積回路のテスト用回路
JPH09214296A (ja) 半導体装置のシュミット入力バッファ回路とその検査方法
JP3086226B2 (ja) 半導体装置
US20040093535A1 (en) On-chip measurement of signal state duration
JPH03108676A (ja) 集積回路の遅延時間測定方法
KR19990039587A (ko) 테스트 핀의 수가 감소된 메모리 장치 테스트 방법
JP2000323965A (ja) Ｃｒ発振回路及びそのテスト方法
JPH02290573A (ja) 半導体集積回路
JPH03115873A (ja) 半導体集積回路
KR970007384A (ko) 반도체 디바이스 검사장비의 핀카드 구조

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061019

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070315