TW312032B - - Google Patents

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312032 A7 _ B7 五、發明説明（） 積體電路之霄路姐件具有各種特激，其值和積體霄路 之製造通程的變動有闞。製造過程之此種影響例如和材 料成份，摻雜濃度Μ及所製造结構之厚度，寬度和長度 等都有闥係，结構係電路組件之組成成份。和這些影響 相關之特戡例如可為電阻值，電容，電晶體之驅動電壓 或由於電路組件造成輪入信號之時間延遅。 在晶圓平面上製造積體電路之過程中，大家均知需要 進行罨咀值之檢核，Μ更確定其與製造有關之變動是否 在一定之容許範围内。因此，壓容許範園內之測量值意 指此過程之變動不會大到對即將製造之積體電路的功能 有不良影響。相對地，容許範圍必須先確定。在具有積 體電路之晶圆上只和樣品相闞地在晶圇上少量進行此種 檢核。其中位於晶圓外部之檢核裝置藉由測量點引導測 試信號至所選取之積體電路。再接收測量所得结果之输 出信號。隨後在積體電路外部對此输出信號進行評估。 由此檢核之结果將可對所有在晶圓上之積體電路作出評 價，雖然事實上只有少數電路需要檢核。然後判斷此晶 . „ γ I裝 訂 I ·線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印装 亦路述費與在 動電所的點為 變體據高量因 種積依很測是 各之是要之面 之上可霈上方 中圓。核路一 程晶除檢電另 過在排種體 ， 為存障瑄積觸 因一故行一接 。 是每之進每端3-除瑄對確路將尖 _ 排，此準電要量 以點因較體需測 予缺，到積為的 或有生得一因應 用胞產能每是對 使措部可上面相 再種內有圓方之 可這圓核晶一置 否是晶檢對這装 是可在行法..核 圓 可進方用檢 本纸張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（） 進行檢核程式時每一各別積Η電路的檢核需要很多額外 的時間耗費及/或需要增加所使用檢核裝置之容量。 本發明之目的為提供一種稹體霣路，其中可Μ較簡單 地檢核製造過程對積體電路組件之影響，且可遴免上述 之缺點。 此種目的將Μ申請專利範圍第1項之積體電路而得Μ 解決。本發明之其它構造將描述在其它申謫專利範圔中。 本發明亦可選取含有許多電路組件之整個電路配置來 檢核Μ取代對各別電路组件之檢核。製造過程對此種電 路配置之功能的影響是由對其内所包含之電路組件之各 別影響所造成。 在本發明之積體電路中，可依下述方式檢核各別之電 路組件或電路配置，即，對應之測試信號將被输入且所 造成之输出信號將利用積體電路上的檢核裝置來評估。 依據即將檢核之特徵，输出信號之位準或其相對於測試 信號之時間延遲是可檢核的。 在正常操作期間或特殊測試操作期間，洒試信號可引 導至電路配置。 相對於上述之現行技術，只要每一積體電路依據本發 明之方式製造，則依據本發明可分別檢核製造遇程晶圓 之每一積體電路的影響。積體電路只選取可各別來進行 ，即，相繼地選取各電路。 ' 若此電路配置引進測試信號，但其另外只與檢核裝置 相連而不與積體霣路之其它電路姐件相連，其中霣路組 -4- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -------„- — f 丨裝------訂-----< -線 (請先閲讀背面之注意事項再填寫本頁) 312032 A7 B7 五、發明説明（） 件係用於積體電路之某種功能而不是用於本發明之檢核 中，則此積《電路之操作可和本發明之此種檢核功能無 闞。例如，在晶圓平面上，稹ffi電路之功能測試可和本 發明之檢核功能同時進行。特殊之測試操作法是不需要 的。因此，相對於現行之技術可節省時間。由於檢核裝 置是積體電路之姐件，就本發明之檢核功能而言，亦不 必另外設置外部之檢核裝置。 檢核之结果例如可傳送至積髓電路之某一接點上或可 藉去能装置而用來將積體電路之輪入或输出去能 (deactive)。在最後所述及之情況中，檢核结果可特別 容易地確定。藉由輸入或輸出之去能，其中這些输入或 输出不再執行其輸入或输出之功能（例如，由於開鼷之 打開使其和先前與其相連之積體霣路單元分離），則此 積SS電路之功能同樣地在等別大之範圍內會受損害。 可以下述之方式設計，即，在積體電路之每一操作期 間，此檢核裝置執行此霣路配置之檢核。使稍後首先產 生之位於容許範圍之外的输出信號值藉由结果信號往積 體霄路之外引専至相對應之顯示單元。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 本發明亦可在晶圓平面上不需Μ上述之形式尋求上述 利用現行技術之檢核，取而代之的是對晶圓上之每一積 體電路而言，在進行積體電路之傳统性功能測試期間， 此種檢核之结果是可Μ確定的，而不需特殊之檢核程序 ,埴種特殊檢核程序所需之檢核時間，亦是不需要的。 特別有利的是利用去能装置藉由结果信號由上述稹趙電 —5 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（） 路之輸入和輪出之去能來達成這些功能，這是因為利用 本來就常常進行之功能测試可Μ很快地確定输入或输出 之去能。 在積體電路上，只要有一相同形式之電路組件（例如， ，每一電阻，電容，線圈及/或電晶體）設置本發明之 檢核裝置即已足夠，這一組件可代表所有相同形式之電 路組件作為檢核之用。 若此電路配置具有許多電路組件，則本發明可檢核此 電路配置之输出信號，這只在特殊測試操作期間或非此 種測試期間通常可由積體電路外部進行。在複雜之電路 串聯中，由許多電路配置所構成之串聯電路特別有利。 首先，電路配置之功能在特別大之範画內受到製造過 程所影響，但其功能不易由積體電路之外部來檢核時， 則此種電路應設置本發明之檢核裝置。 此檢核裝置可設計成可致能的或可去能的。這可Μ習 知之方式例如設定在測試操作模式或正常操作横式來達 成。亦可設置可分離或分關閉之連結元件（電晶體或熔 絲及抗（anti)熔躲），藉這些元件可達成此檢核裝置之致 能或去能。 本發明將依據圖式詳述於下。其中： 圖1和圖2本發明之積體電路的實施例。 圖3本發明之檢核裝置的實施例。 圖4在圃3中所產生之信號時間圈。 圖1顯示一種積體電路1C,其具有電路配置S和連接 本紙張尺度適用中國國家標隼（CNS ) Μ規格（210Χ^7公釐） --------《 I裝------訂-----^ -線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（） 於其上之檢核裝置P 。電路裝置S具有特激，其值和積 體電路1C之製造過程的變動有闞。有一測試信號TEST位 在電路配置S上，此测試信號有一輸出信號SOUTM用於 輸出结果，此輸出信號可傳輸至檢核裝置P 。藉此檢核 裝置P可檢核輸出信號SOUT的位準或其相對於測試信號 TEST之時間延遲是否在容許範圍之内。容許範圍可由下 述方式確定，即，對在容許範圍之外的輸出信號SOUT之 位準或時間延遲而言，此電路配置S不再確保此積體電 路1C之正常功能。此積體電路1C因此應該不可再使用。 ' 此種容許範圍之確定對此行之專家而言沒有問題，疽 是因為對每一積體電路1C而言，其可利用所謂”規格”或 "時序”而Μ—般方式定義。 檢核裝置Ρ之輸出POUT和積體電路1C之連接銷或連接 墊A相連。结果信號E經由檢核裝置P而產生在輸出端 POUT。檢核结果藉此结果信號E可往積體電路1C之外部 傳送。结果信號E例如具有二個位準，當輸出信號SOUT 之位準或時間延遲在容許範圍之內時，结果信號具有某 一位準，在其它情況時則具有另一位準。 此電路配置S和檢核裝置P之具體實施例將依據圖3 再描述於下。 圖2顯示本發明由圖1所變化的實施例，其中檢核裝 置P之輸出POUT和去能裝置AKT之致能輸人EN相連。Μ 此方式利用位在致能輸入ΕΝ上之结果信號Ε ，則去能裝 置ΑΚΤ可設定在致能或去能狀態。去能裝置ΑΚΤ具有一 本紙張尺度逋用中國國家標準（CNS ) Α4規格（210Χ297公釐） ----------—八 I裝------訂-----{•線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 Μ Β7 五、發明説明（） 個在其去能狀態時為翮閉之開闞1 ,且去能裝置AKT配 置在積體電路1C之輸入或輸出4與積體電路1C之單元2 之間作為積體電路之輸入或輸出。若去能裝置AKT處在 致能狀態，則開關1打開，使由單元2來之輸人或輸出 2可Μ被分離。 在本發明之此種實施例中，於结果信號Ε顯示檢核結 果不良時，Μ去能裝置A1CT之輸入或輸出4處於去能狀 態。在輸入或輸出4中瑄和輸入有醑係，因此不可能經 由此接點4傅送輸入信號至單元2 。若輸入或輸出4為 輸出，則其上不會接收單元2之輸出信號。在此兩種情 況下，當檢核之结果確定為不良時，即，輸出信號SOUT 之位準或時間延遲在容許範圍之外時，積體電路1C之功 能在特別大之範圍內會受到結果信號Ε之影響。此種檢 核之结果由積體電路1C之外部可特別容易確定。在檢核 结果不良時，積體電路1C應該不可再使用。 圖1之接點Α和圖2之输入或輸出4在積體電路1C之 外罩可鬆開之情況下可為連接墊，而在積體電路1C具有 外罩之情況下可為連接銷。 現在依據圖3將描述檢核裝置P和電路 配置S之具體實施例。此處所形成之電路配置S只包含 一個電阻R形式之電路組件。其具有第一接點S A和第二 接點SB,其歐姆值（即，其特激）和製造時之影響有闞。 檢核裝置P具有一參考配置V ,在此實施例中此參考配 置V是一個延遲電路，其具有三個反相器I 。此延遲電 -8 _ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） --------人 I裝------訂-----^ -線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（） 路具有输入VA和輸出VB。延遲電路之輸入VA和電阻R之 第一接點SA互相連接，測試信號TEST經由檢核裝置P之 输入傳送至延遲電路之輸入VA。依據圖4 ,此測試信號 TEST具有位準之變換。 檢核裝置P另外還有元件3 ,可用元件3來執行延遲 電路之輪出VB上之輪出信號VOUT與電阻第二接點SB上之 輸出信號SOU T兩者間之比較。此處電阻R之第二接點SB 與第一 η通道電晶體T1之閘極相連，且延遲電路之輸出 VB與第二η通道電晶體Τ2之閘極相連。第二電晶體Τ2及 第一電晶體Τ1配置在檢核裝置Ρ之輸出POUT和積體電路 1C之第一供憝電位（接地）之間。在積體電路1C之第二供 應電位VCC及第一供應電位（接地）之間是第三η通道電晶 體Τ3(其連接成二極體），第四η通道電晶體Τ4Μ及與此 平行之第五η通道電晶體Τ5和Τ6η通道電晶體Τ6。第四 電晶體Τ4之汲極和第六電晶體Τ6之閘極互相連接，第六電 晶體Τ6之汲極和第四電晶體Τ4之閘極亦互相連接。此外 ，第四電晶體Τ4之汲極和檢核裝置Ρ之輸出POUT相連。 延遲電路之輸入VA和第五電晶體T5之閘極相連。 顯示在圖3之檢核裝置P之實施例的功能現在將依據 顯示在圈4之信號時間圖來解釋。測試信號TEST之位準 變換經由延遲電路所造成之時間延遲，其大小應使其對 應於經由電阻R之延遲所適用之容許範圍的上限。可是 經由電阻R之延遲和其歐姆值有關。在圖4中所顯示之 情況為經由電路組件S之延遲小於經由延遲電路之延遲 -9- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------人—裝------訂-----f 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印装 312032 A7 B7 五、發明説明（） 。因此，電路組件S之輸出信號S0UT的位準變換較延遅 電路之輪出信號V0UT的位準變換遢早。 依據圖3 ,檢核裝置P之輪出POUT上之結果信號E將 保持在第二供應電位VCC之值，直到第一電晶體T1打開 。及第二電晶體T2關閉之前。只有在這種情況才會將结 果信號E之住準變換為第一供應電位（接地）之值。由第 三至第六（T3至T6)電晶體所構成之正反器因此用來保持 结果信號E之每一位準。 若圖3之電路組件S具有太大之歐姆電阻（其具有在 先前已確定之容許範圍之外的延遲），則電路組件S之輸 出信號S0UT的位準變換較延遲電路之輸出信號V0UT的位 準變換堪晩，則結果信號E不會發生位準變換，取而代 之的是此結果信號E將保持在第二供應電位VCC之值。 測試信號TEST可Μ例如是積體電路1C之時脈信號，但 在最後所述之實施例中，亦可使用每一具有位準變換之 其它信號。 在圖3之實施例中，電路電置S只和檢核裝置Ρ相連 ，而不和積體電路1C之其它電路組件相連。此種電路配 置S不能完成除了本發明之檢核功能Μ外之其它功能， 它可為同一積體電路1C之組件而附加於同類之電路配置 中，則非常有利的是它可代表同類之電路配置（在圖3之 實施例中，這可為各別之電阻）而受檢核，且檢核结果 可用來評估整體積體電路1C之功能。Μ此方式可藉由此 種檢核來遊免積體電路1C之正常功能受到影響。 -10- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ---------{—裝------訂-----^ -線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（） 例如，每一電阻R,電容器，電晶體等等可在横體電 路1C上各自設計成具有相對應之檢核裝置P的電路配置 11- ---------{—裝------訂-----C 線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims (1)

1. 經濟部中央標準局員工消費合作社印裝 A8 B8 C8 D8 ____ 六、申請專利範圍 1. 一種積體電路，其特激為： 其含有一可傅送测試信號（TEST)之電路配置（S)，输出 信號（SOUT)可自我調整以作為測試信號（TEST)之结果； 積體電路（1C)具有一檢核裝置（P)，可用於檢核輪出 信號（SOUT)是否在給定之容許範圍之內； 檢核裝置（P)具有輸出（Ρ ο υ T),在進行檢核時，檢核 裝置（P)在輪出（POUT)產生一相對應之结果信號（E), 结果信號（E)可往積體電路（1C)之外部傳送。 2. 如申請專利範圍第1項之積體電路，其中利用檢核裝 置（P )可檢核輪出信號（S 0 U T)之位準是否在容許範圍 之內。 3. 如申請專利範圍第1項之積體電路，其中利用檢核裝 置（P)可檢核輸出信號（S0UT)之時間延遲相對於測試 信號（TEST)是否在容許範圍之內。 4. 如申請專利範園第1項之積體電路，其中電路配置（S )只含有一電路組件。 5. 如申請專利範圍第1項之積體電路，其中電路配置（S )在外部與檢核裝置（P)相連且在外部與傅送測試信號 (TEST)所經過之接點相連，此外不再與積賵電路（1C) 之其它電路組件相連。 6. 如申請專利範圍第1項之積體電路，其中檢 核裝置（P)具有參考配置（V),其同樣可輸送测試信號 (TEST);參考配置（V)之輸出信號（V0UT)可自我調整 Μ作為測試信號（TEST)之结果，若输出信號（V0UT)之 -12- 本紙張尺度逋用中國國家標準（CNS ) Α4規格（210X297公釐） --------ί I裝------訂-----^ 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製 A8 B8 C8 D8 々、申請專利範圍 位準或相對於測試信號（TEST)之時間延遲在容許範圍 之限制值内，則輸出信號（VOUT)等於電路配置（S)之 輸出信號（SOUT);檢核裝置（P)具有另一元件（3),利 用元件（3)則參考配置（V)和電路配置（S)之輸出信號（ VOUT,SOUT)的位準或其相對於測試信號（TEST)之時間 延遲可互相比較。 7. 如申請專利範圍第6項之積體電路，其中參考配置（V )是一種延遲電路，·測試信號（TEST)具有位準變換；利 用另外之元件（3)可Μ確定參考電路（V)和電路配置（S )之输出信號（VOUT,SOUT)的位準變換之時序。 8. 如申請專利範圍第7項之積體電路，其中延遲電路具 有運輯閘（I)所構成之串聯電路。 9. 如申請專利範圍第1或第6項之積體電路，其中測試 信號（TEST)是積體電路（1C)之時脈信號。 10. 如申請專利範圍第1項之積體電路，其中檢核裝置（P )之輸出（POUT)和積體電路（1C)之連接銷或連接墊（A) 相連。 11. 如申請專利範圍第1或第6項之積體電路，其中檢核 裝置（P)之輸出（POUT)和去能裝置（AKT)之致能輸入（E N )相連；在電路配置（S )之輸出信號（S 0 11 T)之位準或 時間延遲位於容許範圍之外的情況下，則去能裝置（ AKT)可利用结果信號（E)設定在致能狀態，否則就設 定在去能吠態；去能裝置（AKT)和積體電路（1C)之輸 入或輸出（4)相連，輸入或输出（4)是一種連接銷或連 -13- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） --------{—裝------訂-----ί 線 (請先閱讀背面之注意事項再填寫本頁) 312032 A8 B8 C8 D8 六、申請專利範圍 接墊；經由去能裝置（AKT)設定在致能狀態可使輸入或 輸出（4)成為去能狀態，則當輸入或輸出（4)在去能裝 置（AKT)之去能狀態下不受去能裝置（AKT)之影響時， 將不允許執行其輪入或輸出之功能。 12.如申請專利範圍第1或第6項之積體電路，其中檢核 裝置（P)可K致能或去能。 --------{—裝-------訂-----^ ‘線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -14- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）