ITMI942324A1 - Circuito di prova di bit multipli di dispositivi di memoria a semiconduttore - Google Patents
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Abstract
La presente invenzione riguarda un dispositivo di memoria a semiconduttore e in modo più particolare un circuito di prova di bit multipli che è in grado di collaudare una operazione di accesso di dati di una pluralità di celle di memoria allo stesso tempo. Un circuito di prova di bit multipli di un dispositivo di memoria a semiconduttore secondo la presente invenzione include un multiplatore per emettere dati aventi lo stesso livello logico ad una pluralità di bus di dati allo stesso tempo, un primo comparatore per determinare se i dati immessi dai bus di dati hanno lo stesso livello logico, una unità di controllo di prova per attivare in modo complementare il multiplatore e il primo comparatore con combinazione di un segnale di abilitazione di prova e segnale di lettura/scrittura, una pluralità di linee di ingresso/uscite di dati collegate comunemente ad uno dei bus di dati tramite un percorso di scrittura e un percorso di lettura, un secondo comparatore per ricevere livelli logici delle linee di ingresso/uscita di dati, ed una unità di controllo di ingresso/uscita di dati per collegare uno del percorso di scrittura e del percorso di lettura delle linee di ingresso/uscite di dati ai bus di dati in una prima modalità di funzionamento, e per trasmettere una uscita del secondo comparatore ai bus di dati.
Description
DESCRIZIONE
La presente invenzione riguarda un dispositivo di memoria a semiconduttore e in modo più particolare un circuito di prova di bit multipli che è in grado di collaudare una operazione di accesso di dati di una pluralità di celle di memoria allo stesso tempo.
Generalmente, in un dispositivo di memoria per memorizzare e leggere dati quale un dispositivo di memoria dinamica ad accesso casuale, è installato un circuito per collaudare una operazione di accesso di dati della cella di memoria. Poiché il tempo richiesto per collaudare l'operazione di accesso di dati è sempre più incrementato dato che il dispositivo di memoria ha una integrazione grande ed elevata, si richiede un circuito di prova di bit multipli per collaudare una pluralità di celle di memoria allo stesso tempo. Una tecnica convenzionale circa tale circuito di prova a bit multipli è descritta in ISSCC (IEEE Journal of Solid State Circuits), Vol. 22, pp 647, 1987.
La figura 1 è un diagramma a blocchi schematico mostrante porzione di ingresso/uscita di dati del circuito di prova di bit multipli secondo la presente invenzione.
Facendo riferimento alla figura 1, n bus di dati D1-Dn sono collegati comunemente ad un multiplatore MUX 12 e ad un comparatore 14, e una unità di controllo di prova 10 è fornita per controllare il MUX 12 ed il comparatore 14. L'unità di controllo di prova 10 è abilitata da un segnale di abilitazione di prova 0FTE. Il MUX 12 è attivato quando un segnale di scrittura WRITE per designare una operazione di scrittura di dati è applicato come il livello logico "alto", mentre il comparatore 14 è attivato quando un segnale di lettura READ per designare una operazione di lettura di dati è applicato come il livello "logico alto". Il MUX 12 e il comparatore 14 sono collegati comunemente ai porti di ingresso/uscita di dati. Il MUX 12 trasmette i dati immessi a ciascuno dei bus di dati D1-Dn. Il comparatore 14 confronta ciascun livello logico di dati emessi attraverso i bus di dati D1-Dn e determina se tutti i livelli logici sono uguali emettendo quindi i risultati determinati come un indicatore di errore. Circuiti di lettura e di scrittura collegati alla linea di I/O di dati di una matrice a celle di memoria vengono forniti a ciascuno dei bus di dati D1-Dn.
La figura 2 è uno schema circuitale illustrante circuiti di lettura e scrittura convenzionali. Il bus di dati Di (dove i = 1, 2, ... n) è collegato comunemente ad una coppia di linee di I/O di dati I/01 e I/02. Ciascuna linea di I/O di dati è collegata al bus di dati Di collegando in parallelo un percorso di lettura e un percorso di scrittura l'uno all'altro. Il percorso di lettura consiste in una memoria temporanea ad una direzione 16 e in un transistore di passaggio 18 per trasmettere dati dalla linea di I/O di dati al bus di dati Di. Invece, il percorso di scrittura consiste in una memoria temporanea ad una direzione 20 e in un transistore di passaggio 22 per trasmettere dati dal bus di dati Di alla linea di I/O di dati. Il terminale di porta del transistore di passaggio 18 sul percorso di lettura della linea I/01 di dati è controllato da una uscita proveniente dalla porta AND 24 che sta ricevendo il segnale di lettura READ e un segnale codificato complementare di indirizzo di colonna DAK. Invece il terminale di porta del transistore di passaggio 18 sul percorso di lettura della linea I/02 di dati è controllato da una uscita proveniente da una porta AND 26 che sta ricevendo il segnale di lettura READ e il segnale di indirizzo di colonna decodificato DAK. Quindi, il segnale di lettura READ è applicato al livello "alto", una di una coppia di linee di dati I/01 e I/02 è collegata al bus di dati Di in accordo con il livello logico del segnale di indirizzo di colonna decodificato DAK.
Inoltre, il terminale di porta del transistore di passaggio 22 sul percorso di scrittura della linea I/01 di dati è controllato da una uscita proveniente da una porta AND 28 che sta ricevendo il segnale di scrittura WRITE ed il segnale di indirizzo di colonna decodificato complementare DAK. Invece, il terminale di porta del transistore di passaggio 22 sul percorso di scrittura della linea di dati I/02 è controllato da una uscita di una porta AND 30 che sta ricevendo un segnale di scrittura WRITE ed il segnale di indirizzo di colonna decodificato DAK. Quindi, il segnale di scrittura WRITE è applicato come il livello "alto", una di una coppia di linee di dati I/01 e I/02 è collegata al bus di dati Di in accordo con il livello logico del segnale di indirizzo di colonna decodificato DAK. Quando un segnale del segnale di scrittura WRITE e del segnale di lettura READ è in uno stato attivato, l'altro segnale di essi è in uno stato non attivato.
Una spiegazione di una operazione di prova di bit multipli convenzionale verrà fornita qui di seguito in riferimento a figure 1 e 2. Facendo riferimento alla figura 1, il segnale di abilitazione di prova ΦFTE per designare una modalità di prova è applicato come il livello "alto", il segnale di scrittura WRITE come il livello "alto", e il segnale di lettura READ come il livello "basso". Quindi, il multiplatore MUX 12 è attivato e il comparatore 14 non è attivato. A questo tempo se dati del livello "alto", per esempio, vengono immessi al multiplatore MUX 12, il multiplatore MUX 12 fissa bus di dati D1-Dn per essere del livello "alto". Facendo riferimento alla figura 2, quando il segnale di lettura READ è nel livello "basso", tutti i transistori di passaggio 18 posizionati sui percorsi di lettura delle linee di dati I/01 e I/02 sono interdetti, mentre quando il segnale di scrittura WRITE è nel livello "alto", uno dei transistori di passaggio 22 posizionato sui percorsi di scrittura delle linee di dati I/01 e I/02 è attivato in accordo con il livello logico del segnale di indirizzo di colonna decodificato DAK.
Per esempio, se il segnale DAK è nel livello "basso" da quel momento, la linea di dati I/01, è collegata al bus di dati Di. Come risultato dati che sono a livello "alto" nel bus di dati Di vengono trasmessi alla linea di dati I/01 tramite la memoria temporanea ad una direzione 20 e il transistore di passaggio 22, e quindi i dati del livello "alto" vengono immessi ad una linea di bit BL1 collegata alla linea di dati I/01. D'altra parte, se il segnale DAK è cambiato dal livello "basso" al livello "alto", i dati del livello "alto" vengono immessi ad una cella di memoria designata da una linea di parola corrispondente tramite una linea di bit BL2 collegata alla linea di dati I/02, tramite lo stesso processo della linea di dati I/01 menzionata sopra. Dato che una tale operazione di scrittura è eseguita nei circuiti di lettura e scrittura rispettivamente collegati ai bus di dati D1-Dn, dati del livello "alto" vengono trasmessi a tutte le n linee di bit eseguendo quindi l'operazione di scrittura a n celle di memoria allo stesso tempo.
Dopo che è trascorso un tempo predeterminato, mentre si esegue l'operazione di lettura, il segnale di scrittura WRITE è cambiato al livello "basso " e allo stesso tempo il segnale di lettura READ è cambiato a livello "alto". Conseguentemente il MUX 12 non è attivato ed il comparatore 14 è attivato. Ritornando alla figura 2, i transistori di passaggio 22 posizionati sul percorso di scrittura di linee di dati I/01 e I/02 vengono interdetti. Qualsiasi transistore di passaggio dei transistori di passaggio 18 posizionati sul percorso di lettura di linee di dati I/01 e I/02 che ha i segnali DAK o DÀK che sono a livelli "alti" è attivato, abilitando quindi una delle linee di dati I/01 e I/02 ad essere collegata alla linea di dati Di. A questo tempo la linea di dati Di è scaricata o precaricata ad un potenziale predeterminato. I dati della cella di memoria letti attraverso la linea di bit sono trasmessi alle linee di dati I/01 o I/02 e vengono poi trasmessi al bus di dati Di tramite il percorso di lettura. In seguito il comparatore 14 confronta il livello logico di dati ed emette i risultati all'indicatore di errore. Dato che tutte tali operazioni di lettura vengono eseguite nei bus di dati D1-Dn, il numero di dati immessi al comparatore 14 è n letto dalle n celle di memoria. Quindi, l'operazione di lettura e scrittura di dati può essere eseguita da/in le n celle di memoria allo stesso tempo. Sotto gli standard JEDEC, il numero di dati che devono essere collaudati allo stesso tempo in, per esempio, DRAM di 64M è fissato come 32 bit.
Tuttavia, vi è un caso in cui si richiede una operazione di prova o collaudo per un grande numero di bit allo stessa tempo, allo scopo di soddisfare il requisito di decremento di tempo richiesto per collaudare l'operazione di accesso di dati dopo la fabbricazione del dispositivo di memoria. In altre parole, se un utente deve collaudare dati di 32 bit o 64 bit allo stesso tempo, vi è uno svantaggio per il fatto che la tecnica convenzionale della figura 2 non può eseguire una operazione di prova per il numero di tali bit di dati.
Uno scopo della presente invenzione è quello di fornire un circuito di prova di bit multipli che possa eseguire l'operazione di prova di un primo numero di bit e di un secondo numero di bit avente più bit del primo numero di bit.
Secondo un aspetto della presente invenzione, viene fornito un circuito di prova di bit multipli di un dispositivo di memoria a semiconduttore che è in grado di collaudare operazione di accesso di dati di una pluralità di celle di memoria allo stesso tempo. Un circuito di prova di bit multipli di un dispositivo di memoria a semiconduttore secondo la presente invenzione include un multiplatore per emettere dati aventi lo stesso livello logico ad una pluralità di bus di dati allo stesso tempo, un primo comparatore per determinare se i dati immessi dai bus di dati hanno lo stesso livello logico, una unità di controllo di prova per attivare in modo complementare il multiplatore e il primo comparatore con combinazione di un segnale di abilitazione di prova e di segnali di lettura/scrittura, una pluralità di linee di ingresso/uscita di dati collegate comunemente ad uno dei bus di dati tramite un percorso di scrittura e un percorso di lettura, un secondo comparatore per ricevere livelli logici delle linee di ingresso/uscita di dati, ed una unità di controllo di ingresso/uscita di dati per collegare uno del percorso di scrittura e del percorso di lettura delle linee di ingresso/uscita di dati ai bus di dati in una prima modalità di funzionamento, e per trasmettere una uscita del secondo comparatore ai bus di dati in una seconda modalità di funzionamento.
Una comprensione più completa dell'invenzione e dei suoi molti vantaggi derivanti, sarà realizzata prontamente quando la stessa diventerà meglio compresa tramite il riferimento alla seguente descrizione dettagliata quando considerata in unione con i disegni allegati in cui numeri uguali indicano componenti uguali o similari in cui:
La figura 1 è un diagramma a blocchi schematico mostrante porti di ingresso/uscita di dati del circuito di prova di bit multipli seconda la presente invenzione;
la figura 2 è uno schema circuitale dettagliato illustrante un circuito di prova convenzionale di bit multipli;
la figura 3 è uno schema circuitale dettagliato illustrante il circuito di prova di bit multipli secondo la presente invenzione; e
la figura 4 è uno schema di circuito di controllo in cui tutti i segnali di indirizzo di colonna decodificati sono emessi in un livello "alto" secondo la presente invenzione.
La figura 3 è uno schema circuitale dettagliato illustrante i circuiti di scrittura e di lettura del circuito di prova di bit multipli secondo la presente invenzione in cui sono raffigurate una coppia delle linee di I/O di dati I/01 e I/02 collegate ad una coppia di linee di bit BL1 e BL2 di una matrice a celle di memoria, rispettivamente.
La coppia delle linee di I/O di dati I/01 e I/02 sono comunemente collegate al bus di dati Di in cui la linea di dati I/01 è collegata da un percorso di scrittura 301 e un percorso di lettura 302 collegati in parallelo l'uno all'altro e la linea di dati I/02 da un percorso di scrittura 303 e un percorso di lettura 304 collegati in parallelo l'uno all'altro. Il percorso di scrittura 301 della linea di dati I/01 è costituito da una memoria temporanea ad una direzione o a senso unico 305 che trasmette i dati sul bus di dati Di alla linea di dati I/01 e da un transistore di passaggio 306 la cui porta è controllata da un AND logico di un segnale di scrittura WRITE e di un segnale di indirizzo di colonna decodificato complementare DAK. D'altra parte il percorso di scrittura 303 della linea di dati I/02 è costituito da una memoria temporanea ad una direzione 307 che trasmette i dati sul bus di dati Di alla linea di dati I/02, e da un transistore di passaggio 308 la cui porta è controllata da un AND logico del segnale di scrittura WRITE e di un segnale di indirizzo di colonna decodificato DAK. Quindi se il segnale di scrittura WRITE è applicato al livello "alto", i transistori di passaggio 306 e 308 sono attivati in modo complementare in accordo con il livello logico del segnale di indirizzo di colonna decodificato DAK. Come risultato, una delle linee di dati I/01 e I/02 riceve dati dal bus di dati Di. Invece, il percorso di lettura 302 della linea di dati I/01 è costituito da una memoria temporanea ad una direzione 309 che trasmette i dati sulla linea di dati I/01 al bus di dati Di, e da un transistore di passaggio 311 la cui porta è controllata dall'uscita di una porta AND 310 avente tre linee di ingresso. D’altra parte il percorso di lettura 304 della linea di dati I/02 è costituito da una memoria temporanea ad una direzione 312 che trasmette i dati sulla linea di dati I/02 al bus di dati Di, e da un transistore di passaggio 314 la cui porta è controllata dall'uscita di una porta AND 113 avente tre linee di ingresso. La porta AND 310 riceve il segnale di lettura READ, il segnale DAK, di indirizzo di colonna decodificato complementare, e un segnale ø 2N di designazione di modalità di prova 2N invertito. La porta AND 313 riceve il segnale di lettura READ, il segnale DAK e di indirizzo di colonna decodificato, e il segnale Φ 2N di designazione di modalità di prova 2N invertito. Quindi, se il segnale di lettura READ e un segnale ø 2N di designazione di modalità di prova 2N vengono applicati ai livelli "bassi", i transistori di passaggio 311 e 314 vengono attivati in modo complementare in accordo con il livello logico del segnale DAK di indirizzo di colonna decodificato. Come risultato una delle linee di dati I/01 e I/02 trasmette dati al bus di dati Di.
Invece, nella figura, una porta di NOR esclusivo 315 per ricevere dati sulle linee di dati I/01 e I/02, e un transistore di passaggio 317 collegato tra l'uscita della porta di NOR esclusivo 315 e il bus di dati Di e il cui terminale di porta è controllato dal AND logico del segnale di lettura READ e del segnale 02N di designazione di modalità di prova 2N. La porta 315 di NOR esclusivo serve come un comparatore che confronti i livelli logici dei dati immessi. Se il segnale 02N di designazione di modalità di prova 2N è al livello "alto" e il segnale di lettura READ è pure al livello "alto", il transistore di passaggio 317 è attivato e l'uscita della porta 315 di NOR esclusivo è poi trasmessa al bus di dati Di.
Una operazione complessiva della figura 3 sarà spiegata qui di seguito. Innanzitutto, se il segnale 02N di designazione di modalità di prova 2N è al livello "basso", l'uscita della porta AND 316 è a livello "basso" abilitando quindi il transistore di passaggio 317 ad essere interdetto. In seguito l'uscita della porta 315 di NOR esclusivo è interrotta. Inoltre, il segnale ø 2N di designazione di modalità di prova 2N invertito generato dall'invertitore 318 diventa nel livello "alto". A quel tempo, la modalità di prova di bit multipli è eseguita nello stesso modo della figura 2. Come risultato si può determinare se una operazione di accesso di dati normale è eseguita dall'ultimo indicatore di errore emesso dal comparatore 14 mostrato nella figura 1.
D'altra parte, se il segnale 02N di designazione di modalità di prova 2N è al livello "alto", l'uscita della porta AND 316 è al livello "alto", abilitando quindi il transistore di passaggio 317 ad essere attivato. In seguito, l'uscita della porta 315 di NOR esclusivo è trasmessa al bus di dati Di. Inoltre quando il segnale ø 2N invertito di designazione di modalità di prova 2N generato dall'invertitore 318 diventa del livello "basso", i transistori di passaggio 311 e 314 che controllano il bus di dati Di e i percorsi di lettura delle linee di dati I/01 e I/02 vengono interdetti. Mentre si esegue l'operazione di prova, un dato specifico, per esempio, il dato del livello "alto" è trasmesso sul bus di dati Di e il segnale di scrittura WRITE è applicato al livello "alto". A quel tempo, dato che i segnali DAR e DAR di indirizzo di colonna decodificati sono a livello "alto", come mostrato nella figura 4, i dati del livello "alto" vengono simultaneamente trasmessi alle linee di dati I/01 e I/02 e vengono immessi alla cella di memoria corrispondente tramite la linea di bit. Dopo il trascorrere di un tempo predeterminato, il segnale di scrittura WRITE è cambiato a livello "basso" e simultaneamente il segnale di lettura READ è cambiato al livello "alto". Poi, l'uscita della porta AND 316 che esegue il AND logico del segnale Φ2N di designazione di modalità di prova 2N applicato al livello "alto" e del segnale di lettura READ, è al livello "alto", abilitando quindi il transistore di passaggio 317 ad essere attivato. A quel tempo, i dati letti dalle celle di memoria vengono trasmessi sulle linee di dati I/01 e I/02 e la porta 315 di NOR esclusivo confronta i dati. Se i livelli logici dei dati sono uguali, l'uscita della porta 315 di NOR esclusivo è al livello "alto" e poi è trasmessa al bus di dati Di.
Facendo riferimento ancora alla figura 1, i dati trasmessi su ciascun bus di dati vengono confrontati nel comparatore 14 attivato dal segnale di lettura READ, poi viene determinato se i dati sono nello stesso livello o non nello stesso livello a causa dell'errore dell'operazione di accesso di dati. A quel tempo, dato che i dati trasmessi su ciascun bus di dati risultano dai dati sulle linee di dati I/01 e I/02 e un numero totale di bus di dati è n, si comprende conseguentemente che l'uscita del comparatore risulta dalla compressione dei dati di 2N bit. Quindi la prova di bit multipli di N bit o 2N bit è designata dal segnale 02N di designazione di modalità di prova 2N in cui un utente può liberamente scegliere una qualunque delle due modalità di prova.
Nella forma di realizzazione preferita delia figura 3, nella modalità di scrittura, allo scopo di non preoccuparsi dell'effetto del segnale di indirizzo di colonna decodificato DAK, un circuito di controllo è raffigurato nella figura 4, in modo tale che l'uscita di tutti i segnali DAK di indirizzi di colonna decodificati diventi del livello "alto". Facendo riferimento alla figura 4, la porta OR 401 emettente il segnale DAK di indirizzo di colonna decodificato riceve un segnale Ak di indirizzo di colonna e il segnale Φ2N di designazione di modalità di prova 2N, mentre una porta OR 403 emettente il segnale DAK invertito di indirizzi di colonna decodificato riceve il segnale Ak di indirizzo di colonna ed il segnale Φ2N di designazione di modalità di prova 2N. Conseguentemente quando il segnale Φ2N di designazione di modalità di prova 2N è applicato al livello "alto", le uscite dei segnali DAK e DAK sono nel livello "alto".
Come precedentemente descritto, un circuito di prova di bit multipli secondo la presente invenzione può eseguire operazioni di collaudo di un primo numero di bit e di un secondo numero di bit avente più bit del primo numero di bit.
Claims (2)
- RIVENDICAZIONI 1. Circuito di prova di bit multipli di un dispositivo di memoria a semiconduttore comprendente: un multiplatore per emettere dati aventi lo stesso livello logico ad una pluralità di bus di dati allo stesso tempo: un primo comparatore per determinare se detti dati immessi da detti bus di dati hanno lo stesso livello logico; una unità di controllo di prova per attivare in modo complementare detto multiplatore e detto primo comparatore con combinazione di un segnale di abilitazione di prova e segnali di lettura/scrittura; una pluralità di linee di ingresso/uscita di dati collegate comunemente ad uno di detti bus di dati tramite un percorso di scrittura ed un percorso di lettura; un secondo comparatore per ricevere livelli logici di dette linee di ingresso/uscite di dati; e una unità di controllo di ingresso/uscita di dati per collegare uno di detto percorso di scrittura e di detto percorso di lettura di dette linee di ingresso/uscite di dati a detti bus di dati in una prima modalità di funzionamento, e per trasmettere una uscita di detto secondo comparatore a detti bus di dati in una seconda modalità di funzionamento.
- 2. Circuito di prova di bit multipli come rivendicato nella rivendicazione 1, in cui detta seconda modalità di operazione esegue una operazione di ingresso/uscita per bit di numero doppio del numero di bit in detta prima modalità di operazione.
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