KR100269299B1 - 데이터패쓰(dq)수감소회로및감소방법과이를이용한반도체장치 - Google Patents

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Abstract

본딩옵션이 필요없고 회로구성이 간단한 DQ 수 감소회로 및 감소방법과 이를 이용한 반도체장치가 개시된다. 상기 DQ 수 감소방법에 따라 동작하는 상기 DQ 수 감소회로는, 복수개의 출력 데이터 패쓰들위의 출력 데이터를 적어도 하나의 출력패드로 멀티플렉싱하는 적어도 하나의 멀티플렉서, 및 테스트 모드시 상기 복수개의 출력 데이터 패쓰들을 순차적으로 지정하기 위해 상기 적어도 하나의 멀티플렉서에 출력 데이터 패쓰 어드레스 신호들을 제공하는 어드레스 제어기를 구비하는 것을 특징으로 한다. 바람직하기로는 상기 DQ 수 감소회로는 적어도 하나의 입력패드를 통해 입력되는 입력데이터를 복수개의 입력 데이터 패쓰들로 디멀티플렉싱하는 적어도 하나의 디멀티플렉서를 더 구비한다.

Description

데이터 패쓰(ＤＱ) 수 감소회로 및 감소방법과 이를 이용한 반도체장치{Circuit and method for reducing number of data path, and semiconductor device using the same}
본 발명은 반도체장치에 관한 것으로, 특히 데이터 패쓰 수 감소회로 및 감소방법과 이를 이용한 반도체장치에 관한 것이다.
데이터 패쓰(이하 DQ라 칭함)는 반도체장치, 특히 반도체 메모리장치의 외부로부터 데이터가 입력되고 반도체 메모리장치의 외부로 데이터가 출력되는 패쓰를 의미하며 일반적으로 데이터 입출력 핀(또는 입출력 패드)을 의미하기도 한다. 근래에 반도체 메모리장치에서는 DQ 수가 증가됨으로써 데이터 전달속도, 즉 대역폭(Bandwidth)이 증가되고 있다. 이에 따라 DQ 수가 한 개인 X1 제품은 사라지고 X4 및 X8 제품이 주종을 이루고 있으며, 근래에는 바이트 와이드(Byte Wide) 제품인 X16 제품도 널리 사용되고 있다. 그런데 테스트시 DQ 수는 동시에 테스트할 수 있는 메모리장치의 수와 상관관계가 있으며, 즉 동시에 테스트할 수 메모리장치의 수는 DQ 수에 반비례하게 된다. 결국 DQ 수가 많으면 동시에 테스트할 수 있는 반도체 메모리장치의 수가 감소되어 테스트시간이 증가하게 된다.
따라서 동시에 테스트할 수 있는 메모리장치의 수를 증가시키기 위해, 예컨데 X16 제품을 X4로 테스트하는 감소된 DQ 스킴(Reduced DQ Scheme)이 사용되거나 또는 몇 개의 DQ를 비교하여 하나의 DQ로 할당하는 병합된 DQ 스킴(Merged DQ Scheme)이 사용되고 있다. 그러나 상기 감소된 DQ 스킴의 경우에는 칩 내에 X4 및 X16이 본딩옵션(Bonding Option)에 의해 선택될 수 있도록 설계되어야 하고, 상기 병합된 DQ 스킴의 경우에는 칩 내에 여러개의 DQ를 비교하는 비교회로가 추가되어야 하며 또한 병합되는 DQ 수가 증가할수록 비교회로가 더욱 복잡해지는 어려움이 있다. 특히 근래에 대용량의 메모리와 로직이 하나의 칩에 병합되는 MML(Merged Memory with Logic)에서와 같이 아주 많은 출력 데이터 패쓰들을 갖는 반도체장치를 동시에 여러개 테스트하기 위해서는, 테스트시 DQ 수를 효율적으로 줄이는 방법이 매우 중요하다.
따라서 본 발명의 목적은, 많은 출력 데이터 패쓰들을 갖는 반도체장치에서 테스트 모드시 데이터 패쓰(DQ) 수를 효율적으로 감소시킬 수 있으며 또한 본딩옵션이 필요없고 회로구성이 간단한 DQ 수 감소회로를 제공하는 데 있다.
본 발명의 다른 목적은, 많은 출력 데이터 패쓰들을 갖는 반도체장치에서 테스트 모드시 데이터 패쓰(DQ) 수를 효율적으로 감소시킬 수 있으며 또한 본딩옵션이 필요없고 회로구성이 간단한 DQ 수 감소방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 상기 DQ 수 감소회로를 구비하여 테스트 모드시 DQ 수가 효율적으로 감소될 수 있는 반도체장치를 제공하는 데 있다.
도 1은 MML의 개략적인 블락도
도 2는 본 발명의 제1실시예에 따른 DQ 수 감소회로를 구비하는 MML의 개략적인 블락도
도 3은 도 2에 도시된 DQ 수 감소회로를 구비하는 MML의 테스트시의 타이밍도
도 4는 본 발명의 제2실시예에 따른 DQ 수 감소회로를 구비하는 MML의 개략적인 블락도
도 5는 도 4에 도시된 DQ 수 감소회로를 구비하는 MML의 테스트시의 타이밍도
도 6은 본 발명의 제3실시예에 따른 DQ 수 감소회로를 구비하는 MML의 개략적인 블락도
도 7은 도 6에 도시된 DQ 수 감소회로를 구비하는 MML의 테스트시의 타이밍도
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 DQ 수 감소회로는, 복수개의 출력 데이터 패쓰들위의 출력 데이터를 적어도 하나의 출력패드로 멀티플렉싱하는 적어도 하나의 멀티플렉서, 및 테스트 모드시 상기 복수개의 출력 데이터 패쓰들을 순차적으로 지정하기 위해 상기 적어도 하나의 멀티플렉서에 출력 데이터 패쓰 어드레스 신호들을 제공하는 어드레스 제어기를 구비하는 것을 특징으로 한다.
바람직하기로는 상기 DQ 수 감소회로는 적어도 하나의 입력패드를 통해 입력되는 입력데이터를 복수개의 입력 데이터 패쓰들로 디멀티플렉싱하는 적어도 하나의 디멀티플렉서를 더 구비한다.
바람직한 제1실시예에 따르면, 상기 어드레스 제어기는, 복수개의 어드레스 패드들, 및 상기 복수개의 어드레스 패드들을 통해 입력되는 신호들을 수신하여 저장하고 저장된 신호들로부터 상기 출력 데이터 패쓰 어드레스 신호들을 발생하는 적어도 하나의 레지스터를 구비한다.
바람직한 제2실시예에 따르면, 상기 어드레스 제어기는 상기 적어도 하나의 멀티플렉서에 상기 출력 데이터 패쓰 어드레스 신호들을 제공하는 복수개의 어드레스 패드들을 구비한다.
바람직한 제3실시예에 따르면, 상기 어드레스 제어기는 상기 적어도 하나의 멀티플렉서에 상기 출력 데이터 패쓰 어드레스 신호들을 제공하는 적어도 하나의 카운터를 구비한다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 반도체장치의 DQ 수 감소방법은, 테스트 모드시 복수개의 출력 데이터 패쓰들을 순차적으로 지정하기 위해 출력 데이터 패쓰 어드레스 신호들을 제공하는 단계, 및 상기 출력 데이터 패쓰 어드레스 신호들에 응답하여 상기 복수개의 출력 데이터 패쓰들위의 출력 데이터를 적어도 하나의 출력패드로 멀티플렉싱하는 단계를 구비하는 것을 특징으로 한다.
바람직하기로는 상기 DQ 수 감소방법은 적어도 하나의 입력패드를 통해 입력되는 입력데이터를 상기 복수개의 입력 데이터 패쓰들로 디멀티플렉싱하는 단계를 더 구비한다.
상기 또 다른 목적을 달성하기 위한 본 발명에 따른 반도체장치는, 다수개의 메모리셀들을 포함하는 메모리 블락, 상기 메모리 블락에 연결되는 복수개의 출력 데이터 패쓰들, 및 테스트 모드시 데이터 패쓰(DQ) 수를 감소시키기 위해 상기 복수개의 출력 데이터 패쓰들위의 출력 데이터를 적어도 하나의 출력패드로 순차적으로 제공하는 DQ 수 감소회로를 구비하고,
상기 DQ 수 감소회로는, 상기 복수개의 출력 데이터 패쓰들위의 출력 데이터를 적어도 하나의 출력패드로 멀티플렉싱하는 적어도 하나의 멀티플렉서, 및 상기 테스트 모드시 상기 복수개의 출력 데이터 패쓰들을 순차적으로 지정하기 위해 상기 적어도 하나의 멀티플렉서에 출력 데이터 패쓰 어드레스 신호들을 제공하는 어드레스 제어기를 구비하는 것을 특징으로 한다.
상기 반도체장치는 상기 메모리 블락에 연결되는 복수개의 입력 데이터 패쓰들을 더 구비하고, 바람직하기로는 상기 DQ 수 감소회로는 적어도 하나의 입력패드를 통해 입력되는 입력데이터를 상기 복수개의 입력 데이터 패쓰들로 디멀티플렉싱하는 적어도 하나의 디멀티플렉서를 더 구비한다.
상기 반도체장치는 메모리장치 또는 MML장치이다. 상기 반도체장치가 MML장치인 경우에는 상기 복수개의 출력 데이터 패쓰들 및 상기 복수개의 입력 데이터 패쓰들에 연결되는 논리 블락을 더 구비하고, 정상 모드시에는 상기 출력 데이터가 상기 복수개의 출력 데이터 패쓰들을 통해 상기 메모리 블락으로부터 상기 논리블락으로 전송되고 상기 입력 데이터가 상기 복수개의 입력 데이터 패쓰들을 통해 상기 논리 블락으로부터 상기 메모리 블락으로 전송된다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다. 이하에서는 MML장치를 기준으로 하여 실시예들이 설명된다.
도 1은 일반적인 MML의 개략적인 블락도이다.
도 1을 참조하면, 상기 MML은 범용 싱크로너스 디램(이하 SDRAM이라 함)이 개선된 메모리블락(101)과 논리블락(103)을 포함하여 구성된다. 특히 상기 MML의 메모리블락(101)에서는 종래의 범용 SDRAM의 성능을 개선하기 위해, 즉 메모리블락(101)과 논리블락(103) 사이의 데이터 전달속도를 향상시키기 위해, 범용 SDRAM에서 각각 하나의 패드에 의해 서로 묶여있던 입출력데이터 패쓰가 별도의 패쓰로 분리된다. 즉 종래의 범용 SDRAM에서의 입출력데이터 패쓰들이 입력데이터 패쓰들(DIN[0:64]) 및 출력데이터 패쓰들(DOUT[0:64])로 분리된다. 여기에서는 64개의 입력데이터 패쓰들 및 64개의 출력데이터 패쓰들을 갖는 경우가 도시되어 있다.
상기 MML의 정상동작시에는 상기 입력데이터 패쓰들(DIN[0:64])위의 데이터는 상기 논리블락(103)으로부터 상기 메모리블락(101)으로 전송되고, 상기 출력데이터 패쓰들(DOUT[0:64])위의 데이터는 상기 메모리블락(101)으로부터 상기 논리블락(103)으로 전송된다. 그러나 테스트시 상기 메모리블락(101)을 테스트하고자 할 경우에는 칩 외부에서 상기 메모리블락(101)을 직접 엑세스할 수 있어야 한다. 그런데 상기 메모리블락(101)의 입력데이터 및 출력데이터가 각각 64개 이므로, 상기 메모리블락(101)을 외부에서 엑세스하기 위해서는 64개의 패드들을 통해 상기 메모리블락(101)과 연결될 수 있다.
이러한 경우에는 DQ 수가 많아지게 되므로 테스트시 동시에 테스트할 수 있는 칩의 수가 줄어들게 되어 테스트 시간이 증가하게 된다. 따라서 전술한 바와 같이 MML과 같은 아주 많은 DQ 수가 존재하는 반도체장치를 동시에 여러개 테스트하기 위해서는, 테스트시 DQ 수를 줄이는 것이 매우 중요하다.
도 2는 본 발명의 제1실시예에 따른 DQ 수 감소회로를 구비하는 MML의 개략적인 블락도이다. 상기 DQ 수 감소회로는 본 발명에 따른 DQ 수 감소방법에 따라 동작된다.
도 2를 참조하면, 상기 MML은, 범용 SDRAM이 개선된 메모리블락(201), 논리블락(203), 64개의 입력데이터 패쓰들(DIN[0:63]), 64개의 출력데이터 패쓰들(DOUT[0:63])를 구비하고, 또한 테스트 모드시 DQ 수를 감소시키기 위한 DQ 수 감소회로(205)를 구비한다.
상기 DQ 수 감소회로(205)는, 테스트 모드시 DQ 수를 감소시키기 위해 상기 64개의 출력 데이터 패쓰들(DOUT[0:63])위의 출력 데이터를 적어도 하나의 출력패드(예로서 도 2에는 8개의 출력패드가 도시되어 있음)로 순차적으로 제공한다. 상세하게는 상기 DQ 수 감소회로(205)는, 상기 메모리블락(201)로부터 독출된 상기 64개의 출력데이터 패쓰들(DOUT[0:63])위의 데이터중 각각 8개씩을 받아 3비트의 출력 데이터 패쓰 어드레스 신호들(CONT)에 응답하여 각각의 출력패드(209)로 멀티플렉싱하는 8개의 8: 1 멀티플렉서들(205a)과, 각각의 입력패드(213)을 통해 입력되는 입력데이터를 상기 64개의 입력데이터 패쓰들(DIN[0:63])중 각각 8개의 입력데이터 패쓰들로 디멀티플렉싱하여 상기 메모리블락(201)으로 전달하는 8개의 1:8 디멀티플렉서들(205b)을 구비한다.
또한 상기 DQ 수 감소회로(205)는 테스트 모드, 즉 WCBR 모드시 상기 64개의 출력 데이터 패쓰들(DOUT[0:63])을 순차적으로 지정하기 위해 상기 멀티플렉서들(205a)에 상기 출력 데이터 패쓰 어드레스 신호들(CONT)을 제공하는 어드레스 제어기를 구비한다. 상기 어드레스 제어기는, 3개의 어드레스 패드들(211), 및 테스트 모드시 상기 어드레스 패드들(211)을 통해 입력되는 신호들, 즉 어드레스들(ADDR)을 수신하여 저장하고 저장된 신호들로부터 상기 출력 데이터 패쓰 어드레스 신호들(CONT)을 발생하는 3개의 레지스터들(205c)로 구성된다.
따라서 상기 MML은 8개의 8:1 멀티플렉서들(205a)과 8개의 1:8 디멀티플렉서들(205b)을 구비하고, 상기 8:1 멀티플렉서들(205a)을 상기 3개의 레지스터들(205c)에서 발생되는 3비트의 출력 데이터 패쓰 어드레스 신호들(CONT)에 의해 제어함으로써, 테스트시 DQ 수가 8개로 감소되게 된다.
상기 WCBR 모드는 상기 메모리블락(201)로 입력되는 로우어드레스 스트로브 신호(
Figure pat00001
), 칼럼어드레스 스트로브 신호(
Figure pat00002
), 및 라이트 인에이블 신호(
Figure pat00003
)가 모두 논리"로우"로 엑티브될 때 WCBR 회로(207)에서 셋팅된다. 상기 어드레스(ADDR)은 8:1 멀티플렉서를 제어해야 하므로 3비트의 어드레스가 필요하고, 이 3비트의 어드레스는 로우 및 칼럼 엑세스시 사용되는 정상(Normal) 어드레스가 이용될 수 있다.
테스트시 상기 DQ 수 감소회로(205)의 동작을 좀더 설명하면 다음과 같다. 테스트시 먼저 WCBR 모드를 셋팅시키고, 즉 상기 로우어드레스 스트로브 신호(
Figure pat00004
), 칼럼어드레스 스트로브 신호(
Figure pat00005
), 및 라이트 인에이블 신호(
Figure pat00006
)를 모두 논리"로우"로 엑티브시키고 이 상태에서 상기 멀티플렉서들(205a)를 제어하기 위한 3비트의 해당 어드레스들(ADDR)을 인가하면, 상기 3비트의 해당 어드레스들(ADDR)이 상기 3개의 레지스터들(205c)에 각각 저장된다. 이에 따라 상기 레지스터들(205c)은 다시 WCBR 모드가 셋팅될 때까지 저장된 상기 3비트의 어드레스들(ADDR) 값을 유지하며 이를 상기 3비트의 출력 데이터 패쓰 어드레스 신호들(CONT)로서 출력한다. 이에 따라 상기 각각의 멀티플렉서들(205a)은 상기 64개의 출력데이터 패쓰들(DOUT[0:63])위의 데이터중 각각 8개씩을 받아 상기 출력 데이터 패쓰 어드레스 신호들(CONT)에 응답하여 각각의 출력패드(209)로 멀티플렉싱한다. 즉 상기 64개의 출력데이터 패쓰들(DOUT[0:63])위의 데이터중 8개씩을 각각의 출력패드로 순차적으로 출력한다. 도 3에 도 2에 도시된 DQ 수 감소회로를 구비하는 MML의 테스트시의 타이밍도가 도시되어 있다.
도 4는 본 발명의 제2실시예에 따른 DQ 수 감소회로를 구비하는 MML의 개략적인 블락도이다. 상기 DQ 수 감소회로는 본 발명에 따른 DQ 수 감소방법에 따라 동작된다.
도 4를 참조하면, 상기 MML은, 메모리블락(401), 논리블락(403), 64개의 입력데이터 패쓰들(DIN[0:63]), 64개의 출력데이터 패쓰들(DOUT[0:63])을 구비하고, 또한 테스트 모드시 DQ 수를 감소시키기 위한 DQ 수 감소회로(405)를 구비한다. 여기에서는 상기 DQ 수 감소회로(405)의 구성이 제1실시예서의 것과 다르고 나머지는 제1실시예와 동일하다.
상기 DQ 수 감소회로(405)는, 상기 메모리블락(401)로부터 독출된 상기 64개의 출력데이터 패쓰들(DOUT[0:63])위의 데이터중 각각 8개씩을 받아 3비트의 출력 데이터 패쓰 어드레스 신호들(CONT)에 응답하여 각각의 출력패드(409)로 멀티플렉싱하는 8개의 8: 1 멀티플렉서들(405a)과, 각각의 입력패드(413)을 통해 입력되는 입력데이터를 상기 64개의 입력데이터 패쓰들(DIN[0:63])중 각각 8개의 입력데이터 패쓰들로 디멀티플렉싱하여 상기 메모리블락(401)으로 전달하는 8개의 1:8 디멀티플렉서들(405b)을 구비한다.
또한 상기 DQ 수 감소회로(405)는 테스트 모드시 상기 64개의 출력 데이터 패쓰들(DOUT[0:63])을 순차적으로 지정하기 위해 외부로부터 상기 멀티플렉서들(405a)에 상기 출력 데이터 패쓰 어드레스 신호들(CONT)을 직접 제공하는 어드레스 제어기, 즉 어드레스 패드들(411)을 구비한다.
따라서 상기 MML은 8개의 8:1 멀티플렉서들(405a)과 8개의 1:8 디멀티플렉서들(405b)을 구비하고, 상기 8:1 멀티플렉서들(405a)을 외부로부터 상기 어드레스 패드들(411)에 직접 인가되는 상기 출력 데이터 패쓰 어드레스 신호들(CONT)에 의해 제어함으로써, 테스트시 DQ 수가 8개로 감소되게 된다.
테스트시 상기 DQ 수 감소회로(405)의 동작을 좀더 설명하면 다음과 같다. 테스트시 먼저 독출명령을 인가하여, 즉 로우어드레스 스트로브 신호(
Figure pat00007
)를 논리 "로우"로 엑티브시키고 로우(Row) 어드레스를 인가한 다음 칼럼어드레스 스트로브 신호(
Figure pat00008
)를 논리"로우"로 엑티브시키고 칼럼어드레스를 인가하여 메모리블락(401)로부터 처음 데이터를 엑세스한 후, 적정시간 딜레이 간격으로 상기 어드레스 패드들(411)에 인가되는 상기 출력 데이터 패쓰 어드레스 신호들(CONT) 값을 변경시킨다. 이에 따라 이에 따라 상기 각각의 멀티플렉서들(405a)은 상기 64개의 출력데이터 패쓰들(DOUT[0:63])위의 데이터중 각각 8개씩을 받아 상기 출력 데이터 패쓰 어드레스 신호들(CONT)에 응답하여 각각의 출력패드(409)로 멀티플렉싱한다. 즉 상기 64개의 출력데이터 패쓰들(DOUT[0:63])위의 데이터중 8개씩을 각각의 출력패드로 순차적으로 출력한다. 도 5에 도 4에 도시된 DQ 수 감소회로를 구비하는 MML의 테스트시의 타이밍도가 도시되어 있다.
도 6은 본 발명의 제3실시예에 따른 DQ 수 감소회로를 구비하는 MML의 개략적인 블락도이다. 상기 DQ 수 감소회로는 본 발명에 따른 DQ 수 감소방법에 따라 동작된다.
도 6을 참조하면, 상기 MML은, 메모리블락(601), 논리블락(603), 64개의 입력데이터 패쓰들(DIN[0:63]), 64개의 출력데이터 패쓰들(DOUT[0:63])을 구비하고, 또한 테스트 모드시 DQ 수를 감소시키기 위한 DQ 수 감소회로(605)를 구비한다. 여기에서는 상기 DQ 수 감소회로(605)의 구성이 제1실시예서의 것과 다르고 나머지는 제1실시예와 동일하다.
상기 DQ 수 감소회로(605)는, 상기 메모리블락(601)로부터 독출된 상기 64개의 출력데이터 패쓰들(DOUT[0:63])위의 데이터중 각각 8개씩을 받아 3비트의 출력 데이터 패쓰 어드레스 신호들(CONT)에 응답하여 각각의 출력패드(609)로 멀티플렉싱하는 8개의 8: 1 멀티플렉서들(605a)과, 각각의 입력패드(613)을 통해 입력되는 입력데이터를 상기 64개의 입력데이터 패쓰들(DIN[0:63])중 각각 8개의 입력데이터 패쓰들로 디멀티플렉싱하여 상기 메모리블락(601)으로 전달하는 8개의 1:8 디멀티플렉서들(605b)을 구비한다.
또한 상기 DQ 수 감소회로(605)는 테스트 모드시 상기 64개의 출력 데이터 패쓰들(DOUT[0:63])을 순차적으로 지정하기 위해 상기 멀티플렉서들(605a)에 상기 3비트의 출력 데이터 패쓰 어드레스 신호들(CONT)을 제공하는 어드레스 제어기, 즉 3개의 카운터들(605c)을 구비한다. 상기 카운터들(605c)은 테스트 모드시 독출신호(READ)가 엑티브된 상태에서 외부클락(CLOCK)에 동기되어 상기 3비트의 출력 데이터 패쓰 어드레스 신호들(CONT)을 발생한다. 따라서 상기 MML은 8개의 8:1 멀티플렉서들(605a)과 8개의 1:8 디멀티플렉서들(605b)을 구비하고, 상기 8:1 멀티플렉서들(605a)을 상기 카운터들(605c)에서 발생되는 3비트의 출력 데이터 패쓰 어드레스 신호들(CONT)에 의해 제어함으로써, 테스트시 DQ 수가 8개로 감소되게 된다.
테스트시 상기 DQ 수 감소회로(605)의 동작을 좀더 설명하면 다음과 같다. 테스트시 먼저 독출명령을 인가하여 상기 독출신호(READ)를 엑티브시키면, 상기 카운터들(605c)이 순차적으로 증가하는 상기 3비트의 출력 데이터 패쓰 어드레스 신호들(CONT)을 발생하게 된다. 이에 따라 상기 각각의 멀티플렉서들(605a)은 상기 64개의 출력데이터 패쓰들(DOUT[0:63])위의 데이터중 각각 8개씩을 받아 상기 출력 데이터 패쓰 어드레스 신호들(CONT)에 응답하여 각각의 출력패드(609)로 멀티플렉싱한다. 즉 상기 64개의 출력데이터 패쓰들(DOUT[0:63])위의 데이터중 8개씩을 각각의 출력패드로 순차적으로 출력한다.
좀더 설명하면, 초기에 상기 카운터들(605c)가 리셋된 상태에서 상기 3비트의 출력 데이터 패쓰 어드레스 신호들(CONT)은 (0,0,0)이 되며, 독출명령이 인가되어 메모리블락(601)로부터 데이터가 독출된 다음에 그 다음 클락(CLOCK)부터는 상기 3비트의 출력 데이터 패쓰 어드레스 신호들(CONT)이 순차적으로 (1,1,1)까지 증가하게 된다. 이에 따라 상기 각각의 멀티플렉서들(605a)은 메모리블락(601)로부터 독출된 64개의 출력데이터 패쓰들(DOUT[0:64])위의 데이터중 각각 8개의 데이터를 받아 상기 출력 데이터 패쓰 어드레스 신호들(CONT)에 응답하여 순차적으로 하나씩 선택하여 각각의 출력패드(609)로 출력하게 된다. 도 7에 도 6에 도시된 DQ 수 감소회로를 구비하는 MML의 테스트시의 타이밍도가 도시되어 있다.
결론적으로 상술한 본 발명에 따른 DQ 수 감소회로를 구비하는 MML에서는, 정상동작시에는 메모리블락의 기입동작 및 독출동작이 64비트, 즉 X64로 수행된다. 그런데 테스트의 독출동작에서는, 외부와 연결되는 DQ 수가 8개이므로 상기 8개의 8:1 멀티플렉서가 상기 64개의 출력데이터 패쓰들(DOUT[0:64])위의 데이터중 각각 8개씩을 받아 상기 3비트의 출력 데이터 패쓰 어드레스 신호들(CONT)에 응답하여 순차적으로 하나씩 선택하여 각각의 패드로 출력한다. 또한 테스트의 기입동작에서는, 8개의 DQ를 통해 상기 메모리블락의 64개의 선택된 메모리셀들에 데이터를 저장하게 되는데, 각각의 패드를 통해 입력되는 데이터가 상기 각각의 1:8 디멀티플렉서를 통해 8개의 메모리셀들에 동일한 데이터가 기입되게 된다.
이상과 같이, 본 발명을 실시예들을 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다. 또한 상기 실시예들은 MML을 기준으로 하여 설명되었으나 본 발명은 MML뿐만 아니라 일반적인 메모리장치에도 적용될 수 있음은 자명하다.
따라서 상술한 본 발명에 따른 DQ 수 감소회로 및 방법은, 본딩옵션이 필요없고 회로구성이 간단한 장점이 있으며 많은 DQ 수를 갖는 반도체장치에 효과적으로 채용될 수 있다. 이에 따라 상기 DQ 수 감소회로를 구비하는 반도체장치는, 테스트시 상기 DQ 수 감소회로에 의해 DQ 수를 크게 감소시킬 수 있으므로 동시에 테스트할 수 있는 메모리장치의 수를 증가시키게 된다.

Claims (19)

  1. 테스트 모드시 복수개의 출력 데이터 패쓰들을 구비하는 반도체장치의 데이터 패쓰(DQ) 수를 감소시키기 위한 회로에 있어서,
    상기 복수개의 출력 데이터 패쓰들위의 출력 데이터를 적어도 하나의 출력패드로 멀티플렉싱하는 적어도 하나의 멀티플렉서; 및
    상기 테스트 모드시 상기 복수개의 출력 데이터 패쓰들을 순차적으로 지정하기 위해 상기 적어도 하나의 멀티플렉서에 출력 데이터 패쓰 어드레스 신호들을 제공하는 어드레스 제어기를 구비하는 것을 특징으로 하는 DQ 수 감소회로.
  2. 제1항에 있어서, 상기 반도체장치는 복수개의 입력 데이터 패쓰들을 더 구비하고, 상기 DQ 수 감소회로는,
    적어도 하나의 입력패드를 통해 입력되는 입력데이터를 상기 복수개의 입력 데이터 패쓰들로 디멀티플렉싱하는 적어도 하나의 디멀티플렉서를 더 구비하는 것을 특징으로 하는 DQ 수 감소회로.
  3. 제1항에 있어서, 상기 테스트 모드는 상기 반도체장치의 로우어드레스 스트로브 신호, 칼럼어드레스 스트로브 신호, 및 라이트 인에이블 신호의 조합에 의해 셋팅되는 것을 특징으로 하는 DQ 수 감소회로.
  4. 제1항에 있어서, 상기 어드레스 제어기는,
    복수개의 어드레스 패드들; 및
    상기 복수개의 어드레스 패드들을 통해 입력되는 신호들을 수신하여 저장하고 저장된 신호들로부터 상기 출력 데이터 패쓰 어드레스 신호들을 발생하는 적어도 하나의 레지스터를 구비하는 것을 특징으로 하는 DQ 수 감소회로.
  5. 제1항에 있어서, 상기 어드레스 제어기는,
    상기 적어도 하나의 멀티플렉서에 상기 출력 데이터 패쓰 어드레스 신호들을 제공하는 복수개의 어드레스 패드들을 구비하는 것을 특징으로 하는 DQ 수 감소회로.
  6. 제1항에 있어서, 상기 어드레스 제어기는,
    상기 적어도 하나의 멀티플렉서에 상기 출력 데이터 패쓰 어드레스 신호들을 제공하는 적어도 하나의 카운터를 구비하는 것을 특징으로 하는 DQ 수 감소회로.
  7. 테스트 모드시 복수개의 출력 데이터 패쓰들을 구비하는 반도체장치의 DQ 수를 감소시키는 방법에 있어서,
    상기 테스트 모드시 상기 복수개의 출력 데이터 패쓰들을 순차적으로 지정하기 위해 출력 데이터 패쓰 어드레스 신호들을 제공하는 단계; 및
    상기 출력 데이터 패쓰 어드레스 신호들에 응답하여 상기 복수개의 출력 데이터 패쓰들위의 출력 데이터를 적어도 하나의 출력패드로 멀티플렉싱하는 단계를 구비하는 것을 특징으로 하는 DQ 수 감소방법.
  8. 제7항에 있어서, 상기 테스트 모드는 상기 반도체장치의 로우어드레스 스트로브 신호, 칼럼어드레스 스트로브 신호, 및 라이트 인에이블 신호의 조합에 의해 셋팅되는 것을 특징으로 하는 DQ 수 감소방법.
  9. 제7항에 있어서, 상기 출력 데이터 패쓰 어드레스 신호들을 제공하는 단계는,
    복수개의 어드레스 패드들을 통해 입력되는 신호들을 수신하여 저장하는 단계; 및
    상기 저장된 신호들로부터 상기 출력 데이터 패쓰 어드레스 신호들을 발생하는 단계를 구비하는 것을 특징으로 하는 DQ 수 감소방법.
  10. 제7항에 있어서, 상기 출력 데이터 패쓰 어드레스 신호들을 제공하는 단계는,
    복수개의 어드레스 패드들을 통해 입력되는 신호들을 직접 상기 출력 데이터 패쓰 어드레스 신호들로서 제공하는 단계를 구비하는 것을 특징으로 하는 DQ 수 감소방법.
  11. 제7항에 있어서, 상기 출력 데이터 패쓰 어드레스 신호들을 제공하는 단계는,
    상기 출력 데이터 패쓰 어드레스 신호들을 발생하기 위해, 클락에 응답하여 순차적으로 카운팅하는 단계를 구비하는 것을 특징으로 하는 DQ 수 감소방법.
  12. 제7항에 있어서, 상기 반도체장치는 복수개의 입력 데이터 패쓰들을 더 구비하고, 상기 DQ 수 감소방법은,
    적어도 하나의 입력패드를 통해 입력되는 입력데이터를 상기 복수개의 입력 데이터 패쓰들로 디멀티플렉싱하는 단계를 더 구비하는 것을 특징으로 하는 DQ 수 감소방법.
  13. 다수개의 메모리셀들을 포함하는 메모리 블락;
    상기 메모리 블락에 연결되는 복수개의 출력 데이터 패쓰들; 및
    테스트 모드시 데이터 패쓰(DQ) 수를 감소시키기 위해 상기 복수개의 출력 데이터 패쓰들위의 출력 데이터를 적어도 하나의 출력패드로 순차적으로 제공하는 DQ 수 감소회로를 구비하고,
    상기 DQ 수 감소회로는,
    상기 복수개의 출력 데이터 패쓰들위의 출력 데이터를 적어도 하나의 출력패드로 멀티플렉싱하는 적어도 하나의 멀티플렉서; 및
    상기 테스트 모드시 상기 복수개의 출력 데이터 패쓰들을 순차적으로 지정하기 위해 상기 적어도 하나의 멀티플렉서에 출력 데이터 패쓰 어드레스 신호들을 제공하는 어드레스 제어기를 구비하는 것을 특징으로 하는 반도체장치.
  14. 제13항에 있어서, 상기 반도체장치는 상기 메모리 블락에 연결되는 복수개의 입력 데이터 패쓰들을 더 구비하고, 상기 DQ 수 감소회로는,
    적어도 하나의 입력패드를 통해 입력되는 입력데이터를 상기 복수개의 입력 데이터 패쓰들로 디멀티플렉싱하는 적어도 하나의 디멀티플렉서를 더 구비하는 것을 특징으로 반도체장치.
  15. 제13항에 있어서, 상기 테스트 모드는 상기 반도체장치의 로우어드레스 스트로브 신호, 칼럼어드레스 스트로브 신호, 및 라이트 인에이블 신호의 조합에 의해 셋팅되는 것을 특징으로 하는 반도체장치.
  16. 제13항에 있어서, 상기 어드레스 제어기는,
    복수개의 어드레스 패드들; 및
    상기 복수개의 어드레스 패드들을 통해 입력되는 신호들을 수신하여 저장하고 저장된 신호들로부터 상기 출력 데이터 패쓰 어드레스 신호들을 발생하는 적어도 하나의 레지스터를 구비하는 것을 특징으로 하는 반도체장치.
  17. 제13항에 있어서, 상기 어드레스 제어기는,
    상기 적어도 하나의 멀티플렉서에 상기 출력 데이터 패쓰 어드레스 신호들을 제공하는 복수개의 어드레스 패드들을 구비하는 것을 특징으로 하는 반도체장치.
  18. 제13항에 있어서, 상기 어드레스 제어기는,
    상기 적어도 하나의 멀티플렉서에 상기 출력 데이터 패쓰 어드레스 신호들을 제공하는 적어도 하나의 카운터를 구비하는 것을 특징으로 하는 반도체장치.
  19. 제14항에 있어서, 상기 반도체장치는 상기 복수개의 출력 데이터 패쓰들 및 상기 복수개의 입력 데이터 패쓰들에 연결되는 논리 블락을 더 구비하고,
    정상 모드시에는 상기 출력 데이터가 상기 복수개의 출력 데이터 패쓰들을 통해 상기 메모리 블락으로부터 상기 논리블락으로 전송되고 상기 입력 데이터가 상기 복수개의 입력 데이터 패쓰들을 통해 상기 논리 블락으로부터 상기 메모리 블락으로 전송되는 것을 특징으로 하는 반도체장치.
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