KR20040093969A - 반도체 칩의 테스트 방법 - Google Patents

Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 칩의 테스트 방법에 관한 것이다. 본 발명은 단위 테스트 장비의 처리 능력을 개선할 수 있는 반도체 칩의 테스트 방법을 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 테스트 장비의 하나의 입/출력 채널에 반도체 칩의 데이터 입/출력 핀을 다수개 연결하고, 상기 입/출력 채널을 시분할하여 테스트 데이터를 리드하는 것을 특징으로 하는 반도체 칩의 테스트 방법이 제공된다.

Description

반도체 칩의 테스트 방법{METHOD FOR TESTING SEMICONDUCTOR CHIP}

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 칩의 테스트 방법에 관한 것이다.

최근의 반도체 메모리 분야의 주된 이슈는 집적도에서 동작 속도로 변모하고 있다. 이에 따라 DDR SDRAM(Double Data Rate Syncghronous DRAM), RAMBUS DRAM 등의 고속 동기식 메모리가 반도체 메모리 분야의 새로운 화두로 떠오르고 있다.

동기식 메모리는 외부의 시스템 클럭에 동기되어 동작하는 메모리를 말하며, DRAM 중에서는 현재 양산 메모리 시장의 주류를 이루고 있는 SDRAM이 이에 속한다. SDRAM은 입/출력 동작을 클럭의 라이징 에지(rising edge)에 동기시켜 매 클럭마다 한번의 데이터 액세스를 수행하게 된다. 이에 비해, DDR SDRAM 등의 고속 동기식 메모리는 클럭의 라이징 에지 뿐만 아니라, 폴링 에지(falling edge)에도 입/출력 동작이 동기되어 매 클럭마다 두번의 데이터 액세스가 가능한 특징이 있다.

한편, 반도체 메모리의 집적도가 급속도로 높아지고 있어 하나의 메모리 칩 내에 수 천만개 이상의 셀(cell)이 집적되고 있다. 이처럼 메모리 셀의 수가 늘어나게 되면, 이들의 정상/불량 여부를 테스트하는데 많은 시간이 소요된다. 이러한 메모리 테스트에 있어서, 테스트 결과의 신뢰성이 무엇보다도 중요한 사항이나, 테스트에 소요되는 시간 또한 고려해야 한다.

전술한 동기식 반도체 메모리를 비롯한 반도체 메모리 칩을 테스트 함에 있어서, 칩의 각 핀에 할당되는 신호 채널에는 두 가지 종류가 있다. 즉, 테스트 장비로부터 메모리 칩에 입력 만을 주기 위한 드라이버 채널과 입/출력을 동시에 처리하기 위한 I/O 채널이 그것이다. 메모리 칩을 테스트 할 때 이 I/O 채널을 이용하여 메모리 칩에 데이터를 저장하고 저장된 데이터를 다시 출력하여 오류 여부를 체크하여 해당 메모리 칩의 정상/불량 여부를 판단한다.

도 1은 종래기술에 따른 메모리 칩 테스트 방식을 나타낸 도면이다.

도 1을 참조하면, 종래에는 테스트 장비의 I/O 채널(20, 30) 하나에 메모리 칩(10)의 데이터 입/출력 핀(DQ 핀)이 각각 하나씩 할당되어 테스트를 수행하였다. 따라서, 테스트 장비의 I/O 채널(20, 30)의 수가 동시에 테스트 가능한 메모리 칩의 수를 결정하는 요인이 되고 있다.

예컨대, 1024개의 I/O 채널을 가진 테스트 장비의 경우, 16개의 DQ 핀을 가지는 메모리 칩을 테스트 할 때 동시에 테스트 가능한 메모리 칩의 수는 최대 64개가 된다. 또한, 그래픽 어플리케이션에서 주로 사용되는 32개의 DQ 핀을 가지는 메모리 칩을 테스트 하는 경우에는 그 수가 최대 32개가 된다.

이처럼 종래에는 테스트 장비의 I/O 채널(20, 30) 하나당 하나의 DQ 핀이 할당되는 방식으로 메모리 테스트를 수행하였기 때문에 동시에 테스트 가능한 메모리 칩의 수가 적을 수 밖에 없으며, 이는 전반적인 테스트 시간의 증가로 이어지고 있다.

물론, 테스트 장비를 많이 확보한다면 테스트 시간의 증가 문제는 발생하지 않을 것이나, 테스트 장비가 매우 고가이므로 테스트 장비를 확충하는 것은 원가 상승을 유발하는 요인이 될 수 있다.

참고적으로, 미설명 도면 부호 '40'은 테스트 장비의 비교기, '42'는 테스트 장비의 드라이버를 나타낸 것으로, 라이트 시에는 드라이버(42)가 이용되고, 리드 시에는 비교기(40)가 이용된다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 단위 테스트 장비의 처리 능력을 개선할 수 있는 반도체 칩의 테스트 방법을 제공하는데 그 목적이 있다.

도 1은 종래기술에 따른 메모리 칩 테스트 방식을 나타낸 도면.

도 2는 본 발명의 일 실시예에 따른 메모리 칩 테스트 방식을 나타낸 도면.

도 3a는 종래기술(도 1)에 따른 SDRAM의 테스트 리드 시의 타이밍 다이어그램.

도 3b는 본 발명의 실시예(도 2)에 따른 SDRAM의 테스트 리드 시의 타이밍 다이어그램.

도 4a는 종래기술(도 1)에 따른 DDR SDRAM의 테스트 리드 시의 타이밍 다이어그램.

도 4b는 본 발명의 실시예(도 2)에 따른 DDR SDRAM의 테스트 리드 시의 타이밍 다이어그램.

* 도면의 주요 부분에 대한 부호의 설명

50 : I/O 채널

60 : 비교기

62 : 드라이버

70 : 메모리 칩

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 테스트 장비의 하나의 입/출력 채널에 반도체 칩의 데이터 입/출력 핀을 다수개 연결하고, 상기 입/출력 채널을 시분할하여 테스트 데이터를 리드하는 것을 특징으로 하는 반도체 칩의 테스트 방법이 제공된다.

바람직하게, 상기 테스트 데이터를 라이트 시에는 상기 입/출력 채널을 시분할하지 않는다.

바람직하게, 상기 입/출력 채널을 시분할하여 테스트 데이터를 리드하기 위하여 반도체 칩의 테스트 모드를 이용한다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 2는 본 발명의 일 실시예에 따른 메모리 칩 테스트 방식을 나타낸 도면이다.

도 2를 참조하면, 본 실시예에 따른 메모리 칩 테스트 방식에 따르면, 테스트 장비의 I/O 채널(50) 하나에 메모리 칩(70) DQ 핀을 2개(DQ0, DQ8) 할당하였다.

참고적으로, 미설명 도면 부호 '40'은 테스트 장비의 비교기, '42'는 테스트 장비의 드라이버를 나타낸 것으로, 라이트 시에는 드라이버(42)가 이용되고, 리드 시에는 비교기(40)가 이용된다.

물론 테스트 장비는 통상적으로 다수의 I/O 채널을 구비하고 있으나, 여기에서는 편의상 하나의 I/O 채널만을 도시하였다.

또한, 하나의 I/O 채널(50)에 연결되는 DQ 핀의 수는 2개를 초과하여도 된다.

즉, 본 발명은 테스트 장비의 I/O 채널 하나에 DQ 핀을 하나씩 할당하던 종래의 방식에서 탈피하여 하나의 I/O 채널에 n(n은 2 이상의 자연수)개의 DQ 핀을 할당하는 것이다.

도 3a는 종래기술(도 1)에 따른 SDRAM의 테스트 리드 시의 타이밍 다이어그램이며, 도 3b는 본 발명의 실시예(도 2)에 따른 SDRAM의 테스트 리드 시의 타이밍 다이어그램이다.

도 3a를 참조하면, 종래기술에 따른 테스트 리드 시에는 클럭에 동기되어 리드 커맨드(RD)가 인가되면, 일정 레이턴시(latency) 이후에 각 I/O 채널(20, 30)을 통해 동시에 데이터가 출력된다. 도면에서는 버스트 길이(burst length, BL)가 '4'인 경우를 나타내고 있으며, 'NOP'는 커맨드가 인가되지 않는 노 오퍼레이션(no operation) 상태를 나타낸 것이다.

한편, 테스트 라이트 시에도 각 I/O 채널(20, 30)을 통해 동시에 데이터가 입력된다.

이어서 도 3b를 참조하면, 본 발명의 실시예에 따른 테스트 리드 시에는 DQ0 핀과 DQ8 핀이 하나의 I/O 채널(50)을 공유하기 때문에 전술한 종래의 리드 방식을 사용할 경우, 두 DQ 핀을 통해 출력되는 데이터가 서로 충돌하여 정상적인 테스트가 수행될 수 없을 것이다.

따라서, 본 발명에서는 I/O 채널(50)을 시분할하는 방식을 사용한다. 즉, I/O 채널(50)에 연결된 DQ 핀으로부터 데이터가 순차적으로 출력되도록 하여 데이터의 충돌을 방지한다. DQ 핀으로부터의 출력 순서와 타이밍은 테스트 모드를 이용하여 제어할 수 있다. 일반적인 반도체 메모리 소자는 통상 다수의 테스트 모드를 가지기 때문에 본 발명에서 필요로 하는 DQ 핀의 순차적 선택을 제어하는 것에 별 어려움이 없을 것이다.

도 2 및 도 3b의 실시예에서는 리드 커맨드(RD) 인가시 일정 레이턴시 후에먼저 DQ0 핀으로부터 출력되는 데이터(d0, d1, d2, d3)를 I/O 채널(50)을 통해 테스트 장비 내부로 전달하여 비교기(60)에서 비교를 수행하고, 이어서 DQ8 핀으로부터 출력되는 데이터(d0, d1, d2, d3)를 I/O 채널(50)을 통해 테스트 장비 내부로 전달하여 비교기(60)에서 비교를 수행하게 된다.

도 4a는 종래기술(도 1)에 따른 DDR SDRAM의 테스트 리드 시의 타이밍 다이어그램이며, 도 4b는 본 발명의 실시예(도 2)에 따른 DDR SDRAM의 테스트 리드 시의 타이밍 다이어그램이다.

DDR SDRAM의 경우, 한 클럭 주기 동안 2개의 데이터가 입/출력되는 것을 제외하고는 상기 도 3a 및 도 3b의 경우와 동일하게 동작한다.

한편, 테스트 라이트를 수행하는 경우에는 모든 DQ 핀에 동일한 데이터가 입력되므로, I/O 채널(50)를 시분할하여 구동하지 않아도 된다. 미설명 도면 부호 '62'는 테스트 장비의 드라이버를 나타낸 것이다.

1024개의 I/O 채널을 가지는 테스트 장비의 경우, DQ 핀이 16개인 메모리 칩을 테스트 할 때, 기존에는 1024/16=64개의 메모리 칩을 동시에 테스트할 수 있으나, 본 발명에 따르면 n=2(하나의 I/O 채널을 2개의 DQ 핀에 공유)인 경우에도 하나의 메모리 칩 테스트에 필요한 I/O 채널의 수가 8개로 줄어들고, 동시에 테스트 가능한 메모리 칩의 수는 n*64 즉, 128개로 늘어나게 된다.

한편, 하나의 I/O 채널을 여러 개의 DQ 핀이 공유하여 시분할 방식으로 테스트를 수행하게 되면, 단위 메모리 칩에 대한 테스트 리드 시간은 다소 증가하지만, 테스트 라이트 시간은 종전과 동일하고, 그 만큼 동시에 테스트 가능한 메모리 칩의 수가 증배하기 때문에 테스트 시간을 크게 줄일 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서는 동기식 메모리 칩에 대한 테스트를 수행하는 경우를 일례로 들어 설명하였으나, 이는 본 발명이 고속 및 와이드 비트 메모리의 테스트에서 가장 탁월한 효과를 발휘하기 때문이며, 일반 메모리 칩이나 입/출력을 가지는 모든 반도체 칩의 테스트에 적용 가능하다.

전술한 본 발명은 반도체 칩 테스트시 단위 테스트 장비의 처리 능력(parallel ability)를 증가시킴으로써 테스트 시간을 줄이는 효과가 있으며, 이로 인하여 필요한 테스트 장비의 수를 저감할 수 있어 반도체 칩의 생산원가를 낮추는데 기여한다.

Claims (3)

1. 테스트 장비의 하나의 입/출력 채널에 반도체 칩의 데이터 입/출력 핀을 다수개 연결하고, 상기 입/출력 채널을 시분할하여 테스트 데이터를 리드하는 것을 특징으로 하는 반도체 칩의 테스트 방법.
2. 제1항에 있어서,

   상기 테스트 데이터를 라이트 시에는 상기 입/출력 채널을 시분할하지 않는 것을 특징으로 하는 반도체 칩의 테스트 방법.
3. 제1항 또는 제2항에 있어서,

   상기 입/출력 채널을 시분할하여 테스트 데이터를 리드하기 위하여 반도체 칩의 테스트 모드를 이용하는 것을 특징으로하는 반도체 칩의 테스트 방법.