DE19807739A1 - Kombinierter Integrierter Speicher- und Logikschaltkreis und Testverfahren hierfür - Google Patents

Description

Die Erfindung bezieht sich auf einen kombinierten integrier­ ten Speicher- und Logikschaltkreis nach dem Oberbegriff des Anspruchs 1 sowie auf ein Verfahren zum Testen eines solchen integrierten Schaltkreises.

Integrierte Schaltkreisbauelemente, wie integrierte Speicher- Schaltkreisbauelemente und integrierte Logik-Schaltkreis­ bauelemente finden breite Verwendung in Konsumanwendungen und kommerziellen Anwendungen. Da die Integrationsdichten dieser integrierten Schaltkreise weiterhin anwachsen, steigt auch allgemein die Anzahl interner Datenpfade in dem integrierten Schaltkreis weiterhin an. Die Datenpfadbreite reflektiert au­ ßerdem allgemein die Anzahl von Eingabe/Ausgabe-Datenkanälen, die als "DQ"-Kanäle bezeichnet werden.

In einfachen integrierten Schaltkreisen wurden "x1"-Produkte mit einem DQ-Kanal verwendet. Diesen folgten "x4"- und "x8"- Produkte mit vier bzw. acht Bit breiten Datenpfaden nach. Im momentanen Stand auf diesem Gebiet werden auch vielfach Pro­ dukte mit einer Bytebreite von "x16" eingesetzt. Für die Zu­ kunft ist ein weiteres Anwachsen der Anzahl von DQ-Kanälen zu erwarten.

Seit kurzem befinden sich integrierte Schaltkreise mit Verei­ nigung von Speicher und Logik (MML) in der Entwicklung. Inte­ grierte MML-Schaltkreise beinhalten im allgemeinen einen Speicher hoher Kapazität und einen großen Logikblock, die in einem integrierten Schaltkreis vereinigt, d. h. kombiniert sind. Ein integrierter MML-Schaltkreis kann daher diskrete Speicher- und Logikchips ersetzen, die in Personalcomputern und anderen Konsumgeräten und kommerziellen Geräten einge­ setzt werden.

In einem integrierten MML-Schaltkreis können eine große An­ zahl von internen Datenpfaden vorgesehen sein, um eine effek­ tive Kommunikation zwischen dem großen Speicherblock und dem großen Logikblock zu erzielen. Beispielsweise können 256 oder mehr interne Datenpfade vorgesehen sein.

Die hohe Anzahl an Datenpfaden, die in den herkömmlichen in­ tegrierten Schaltkreisen verwendet werden, kann während des Testens der integrierten Schaltkreise ein Problem darstellen. Zum Beispiel wird beim Testen häufig eine Mehrzahl integrier­ ter Schaltkreise gleichzeitig durch eine Testeinrichtung ge­ testet. Die Testeinrichtung weist im allgemeinen eine feste Anzahl von DQ-Kanälen und Testanschlüssen auf, um Daten aus den zu testenden integrierten Schaltkreisbauelementen aus zu­ lesen bzw. in diese einzuschreiben. Wenn das integrierte Speicher-Schaltkreisbauelement eine hohe Datenpfadbreite be­ sitzt, kann sich daher die Anzahl integrierter Schaltkreis­ bauelemente, die gleichzeitig getestet werden können, verrin­ gern.

Um die Anzahl integrierter Schaltkreisbauelemente, die gleichzeitig getestet werden können, zu erhöhen, kann ein re­ duziertes DQ-Schema verwendet werden, bei welchem ein inte­ griertes Schaltkreisbauelement unter Verwendung einer redu­ zierten Datenpfadbreite getestet werden kann. Zum Beispiel kann ein x16-Bauelement in einem x4-Modus getestet werden. Alternativ kann eine kombinierte DQ-Technik (MDQ) verwendet werden, in der mehrere interne DQ-Kanäle auf einen Einga­ be/Ausgabe-Kontaktanschluß vereinigt werden.

Eine herkömmliche MDQ-Technik wird nun erläutert. In einem wichtigen Test eines Speicherbauelementes wird ein erster Lo­ gikwert, wie z. B. NULL, in alle Speicherzellen geschrieben. Alle diese Speicherzellen werden dann gelesen, um festzustel­ len, daß alle NULL-Werte gespeichert wurden. Dann wird ein zweiter Logikwert, wie z. B. EINS, in alle Speicherzellen ge­ schrieben und aus den Speicherzellen ausgelesen, um festzu­ stellen, daß EINS gespeichert wurde. Integrierte Speicher- Schaltkreisbauelemente hoher Dichte und MML-Bauelemente be­ sitzen häufig eingebaute Testschaltkreise. Daher können Kom­ paratoren in dem integrierten Schaltkreis vorgesehen sein um aus den Speicherzellen ausgelesene Daten zu vergleichen und festzustellen, ob alle EINS- oder alle NULL-Werte richtig ge­ schrieben und gelesen wurden. Dann kann auf einem einzigen Eingabe/Ausgabe-Kontaktanschluß eine Anzeige bereitgestellt werden, ob alle NULL-Werte richtig geschrieben und gelesen und alle EINS-Werte richtig geschrieben und gelesen worden sind. Dadurch wird eine MDQ-Technik zur Verfügung gestellt.

Zwecks Bereitstellung dieses eingebauten Testschaltungsauf­ baus werden mehrere Komparatoren verwendet, um die Daten auf den Datenpfaden des integrierten Schaltkreises zu verglei­ chen. Die mehreren Komparatoren können daher im Rahmen der MDQ-Technik die Daten von mehreren Datenpfaden zu einem ein­ zigen Ausgang vereinigen.

Ungünstigerweise kann mit wachsender Anzahl von internen Da­ tenpfaden die Zahl an Komparatoren ebenfalls ansteigen. Zum Beispiel können in einem integrierten MML-Schaltkreis, der bis zu 256 oder mehr interne Datenpfade und bis 8 oder mehr externe Datenpfade enthalten kann, bis zu 32 oder mehr inter­ ne Datenpfade in jedem DQ-Ausgabekontaktanschluß vereinigt sein. Daher werden bis zu 32 oder mehr interne DQ-Kanäle mit­ einander verglichen. Dazu können 31 Ein-Bit-Komparatoren für jede Gruppe von 32 internen DQ-Kanälen verwendet werden. In dem integrierten MML-Schaltkreis können daher bis zu 248 oder mehr Ein-Bit-Komparaten verwendet sein. Die Flächengröße und Komplexität dieses MDQ-Schaltkreises können daher übermäßig hoch werden.

Der Erfindung liegt als technisches Problem die Bereitstel­ lung eines verbesserten kombinierten integrierten Speicher- und Logik-Schaltkreises der eingangs genannten Art, der ins­ besondere ohne oder jedenfalls mit relativ wenig Komparatoren auskommt, sowie eines geeigneten Testverfahrens für einen solchen Schaltkreis zugrunde.

Die Erfindung löst dieses Problem durch die Bereitstellung eines kombinierten integrierten Speicher- und Logik-Schalt­ kreises mit den Merkmalen des Anspruchs 1 sowie eines Test­ verfahrens mit den Merkmalen des Anspruchs 16.

Durch die Verwendung der speziellen Mittel zur seriellen Be­ reitstellung von Ausgabedaten in Abhängigkeit von einem Test­ modussignal läßt sich die externe Datenpfadbreite des inte­ grierten MML-Schaltkreises im Testmodus reduzieren, so daß eine gegenüber der Anzahl von Datenausgabepfaden, welche die Speichermittel und die Logikmittel miteinander verbinden, ge­ ringere Zahl von Ausgabekontaktanschlüssen des integrierten MML-Schaltkreises ausreichend ist. Das Testverfahren nach An­ spruch 16 eignet sich zum Testen eines solchen erfindungsge­ mäßen Schaltkreises. Insgesamt kann damit ein verbessertes Testen von MML-Schaltkreisen erzielt werden, bei dem Kompara­ toren in der Testschaltung eliminiert oder jedenfalls in ih­ rer Anzahl reduziert sind.

Vorteilhafte Weiterbildungen der Erfindung sind in den Un­ teransprüchen angegeben.

Vorteilhafte Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:

Fig. 1 ein schematisches Blockschaltbild eines erfindungs­ gemäßen integrierten MML-Schaltkreises mit Daten­ pfadreduktion,

Fig. 2 ein schematisches Blockschaltbild eines erfindungs­ gemäßen integrierten MML-Schaltkreises mit einem er­ sten Beispiel einer Datenpfadreduktionsschaltung,

Fig. 3 ein Diagramm des zeitlichen Verlaufs verschiedener Signale zur Veranschaulichung der Betriebsweise des integrierten MML-Schaltkreises von Fig. 2,

Fig. 4 ein schematisches Blockschaltbild eines erfindungs­ gemäßen integrierten MML-Schaltkreises mit einem zweiten Beispiel einer Datenpfadreduktionsschaltung,

Fig. 5 ein Diagramm des zeitlichen Verlaufs verschiedener Signale zur Veranschaulichung der Betriebsweise des integrierten MML-Schaltkreises von Fig. 4,

Fig. 6 ein schematisches Blockschaltbild eines erfindungs­ gemäßen integrierten MML-Schaltkreises mit einem dritten Beispiel einer Datenpfadreduktionsschaltung und

Fig. 7 ein Diagramm des zeitlichen Verlaufs verschiedener Signale zur Veranschaulichung der Betriebsweise des integrierten MML-Schaltkreises von Fig. 6.

Nachfolgend werden bezugnehmend auf die Zeichnungen verschie­ dene Ausführungsformen der Erfindung beschrieben, die illu­ strativ und nicht beschränkend zu verstehen sind, wobei glei­ che Bezugszeichen jeweils funktionsgleiche Elemente bezeich­ nen und die Dicken von Schichten und Gebieten zwecks klarerer Darstellung übertrieben dargestellt sind.

In Fig. 1 ist ein integrierter MML-Schaltkreis 100 gezeigt, der auch als MML bezeichnet wird und einen Speicherblock 101 sowie einen Logikblock 103 aufweist. Der Speicherblock kann ein synchroner dynamischer Speicher mit wahlfreiem Zugriff (SDRAM) sein. Des weiteren ist in Fig. 1 eine Mehrzahl von Datenpfaden gezeigt, die den Speicherblock und den Logikblock miteinander verbinden. Spezieller verbindet, wie in Fig. 1 zu erkennen, eine erste Mehrzahl von Datenausgabepfaden 102 den Speicherblock mit dem Logikblock, und ebenso verbindet eine zweite Mehrzahl von Dateneingabepfaden 104 den Logikblock mit dem Speicherblock. Vorzugsweise entsprechen sich die erste und zweite Mehrheit von Datenpfaden und beinhalten im allge­ meinen eine hohe Pfadanzahl, wie 64 oder mehr. Alternativ können getrennte Dateneingabe- und Datenausgabepfade vorgese­ hen sein, um die Leistungsfähigkeit gegenüber einem herkömm­ lichen, allgemeinen Zwecken dienendem SDRAM zu verbessern in welchem diese Pfade zusammengebunden sind. Die Trennung kann die Datenübertragungsraten zwischen dem Speicherblock 101 und dem Logikblock 103 erhöhen.

Während des Normalbetriebs des MML werden die Eingabedaten DIN [0 : 63] des Speicherblocks 101 in diesen vom Logikblock 103 eingegeben, und die Ausgabedaten DOUT[0 : 63] für den Speicher­ block 101 werden vom Logikblock 103 abgegeben. Wenn jedoch der Speicherblock 101 während eines Testmodus zu testen ist, muß auf den Speicherblock 101 im allgemeinen direkt von au­ ßerhalb des Chips zugegriffen werden können. Da die Eingabe­ daten und die Ausgabedaten des Speicherblocks 101 jeweils 64 Bit beinhalten, können 128 DQ-Kontaktanschlüsse zum Zugreifen auf den Speicherblock 101 von außerhalb des MML benötigt wer­ den. In diesem Fall kann, da die Anzahl von DQ-Kanälen erhöht ist, die Zahl an integrierten Schaltkreisen, die gleichzeitig getestet werden können, verringert sein, so daß sich die Testdauer erhöhen kann.

Um die Datenpfadanzahl während des Testmodus zu verringern, ist wenigstens eine die Datenpfadbreite reduzierende Schal­ tung 105 vorgesehen. Die Schaltung zur Reduzierung der Daten­ pfadbreite spricht auf ein Testmodussignal an, um Ausgabeda­ ten seriell auf der ersten Mehrzahl von Datenpfaden 102 we­ nigstens einem Ausgabekontaktanschluß 109 des integrierten MML-Schaltkreis seriell zuzuführen, wobei die Anzahl an Aus­ gabekontaktanschlüssen des integrierten MML-Schaltkreises ge­ ringer als die erste Mehrzahl von Datenpfaden ist, um während des Testmodus eine externe Datenpfadbreite des integrierten MML-Schaltkreises zu reduzieren. Die Schaltung zur Reduktion der Datenpfadbreite kann außerdem Eingabedaten von wenigstens einem Eingabekontaktanschluß 113 des integrierten MML-Schalt­ kreises der zweiten Mehrzahl von Dateneingabepfaden 104 seri­ ell zuführen, wobei die Anzahl an Eingabekontaktanschlüssen des integrierten MML-Schaltkreises kleiner als die zweite Mehrzahl von Dateneingabepfaden ist.

Wie in Fig. 1 dargestellt, werden vier Dateneingabe- oder Da­ tenausgabepfade durch die Schaltung 105 zur Reduzierung der Datenpfadbreite auf einen Eingabe- oder Ausgabekontaktan­ schluß reduziert. In unten beschriebenen Ausführungsbeispie­ len werden acht Dateneingabe- oder Datenausgabepfade auf ei­ nen einzelnen Eingabe- oder Ausgabekontaktanschluß reduziert. Es versteht sich jedoch, daß eine oder mehrere die Datenpfad­ breite reduzierende Schaltungen in einem integrierten MML- Schaltkreischip vorgesehen sein können, wobei jede Schaltung zur Reduzierung der Datenpfadbreite wenigstens zwei Datenpfa­ de in dem integrierten MML-Schaltkreis reduziert.

Fig. 2 zeigt ein schematisches Blockschaltbild eines inte­ grierten MML-Schaltkreises mit einer die Datenpfadbreite re­ duzierenden Schaltung, auch als eine "die DQ-Zahl reduzieren­ de Schaltung" bezeichnet, gemäß einem ersten erfindungsgemä­ ßen Beispiel, das den Fall von 64Bit-Eingabedaten DIN [0 : 63] und 64Bit-Ausgabedaten DOUT [0 : 63] veranschaulicht.

In Fig. 2 beinhaltet der MML einen Speicherblock 201, der ein verbessertes SDRAM für allgemeine Zwecke sein kann, einen Lo­ gikblock 203 und des weiteren eine die DQ-Zahl reduzierende Schaltung 205 zur Reduzierung der Anzahl von DQ-Kanälen wäh­ rend eines Testmodus.

Die Schaltung 205 zur Reduzierung der DQ-Zahl beinhaltet acht 8 : 1 Multiplexer 205a, acht 1 : 8 Demultiplexer 205b und drei Register 205c. Jeder der 8:1-Multiplexer 205a empfängt acht Bit von den 64Bit-Ausgabedaten DOUT[0 : 63], wählt eines davon in Abhängigkeit von einem 3Bit-Steuersignal CONT aus und gibt selbiges an einen jeweiligen Ausgabekontaktanschluß 209 ab. Jeder der 1 : 8 Demultiplexer 205b demultiplext Eingabedaten Data-In, die über jeweilige Eingabekontaktanschlüsse 213 ein­ gegeben werden, und transferiert selbige zum Speicherblock 201, so daß die Daten in die jeweiligen acht Speicherzellen geschrieben werden. Jedes der Register 205c speichert eine 3Bit-Adresse ADDR, die an jeden von drei Adresskontaktan­ schlüssen 211 während eines WCBR-Modus extern angelegt wird, und erzeugt das zur gespeicherten Adresse gehörige 3Bit- Steuersignal CONT. Die Anzahl von DQ-Kanälen des MML ist damit während eines Testmodus auf 16 reduziert, d. h. 8 DQ- Ausgabekanäle und 8 DQ-Eingabekanäle.

Der WCBR-Modus wird in einer WCBR-Schaltung 207 gesetzt, wenn ein Zeilenadresshinweissignal RAS, ein Spaltenadresshinweis­ signal CAS und ein Schreibfreigabesignal WE, die in den Speicherblock 201 eingegeben werden, sämtlich auf niedrigem Logikpegel "low" aktiviert sind. Die 3Bit-Adresse ADDR wird zur Steuerung der 8 : 1 Multiplexer 205a verwendet. Die 3Bit- Adresse ist vorzugsweise eine normale Adresse, die während eines Zeilen- und Spaltenzugriffs eingesetzt wird.

Unter Bezugnahme auf Fig. 3 wird die Betriebsweise des MML mit der Schaltung 205 zur Reduktion der DQ-Zahl entsprechend einem ersten erfindungsgemäßen Beispiel detaillierter erläu­ tert. Wenn der Speicherblock 201 des MML getestet werden soll, wird zuerst der WCBR-Modus gesetzt. Wenn das Zeilen­ adreßhinweissignal RAS, das Spaltenadresshinweissignal CAS und das Schreibfreigabesignal WE alle auf niedrigem Logikpe­ ge bei einem Zyklus 0 eines Taktes CLK aktiviert sind, wird der WCBR-Modus in der WCBR-Schaltung 207 gesetzt. Wenn die zugehörige 3Bit-Adresse ADDR zur Steuerung der Multiplexer 205a in einem Zustand angewandt wird, in welchem der WCBR- Modus gesetzt ist, werden die jeweiligen Bits der Adresse ADDR in die drei Register 205c eingespeichert. Entsprechend halten die Register 205c die 3Bit-Adresse ADDR, bis der WCBR- Modus erneut gesetzt wird (bei einem Taktzyklus 9), und geben dann selbige als das 3Bit-Steuersignal CONT ab. Nach Anlegen von Zeilen- und Spaltenadressen und Auslesen der 64Bit- Ausgabedaten DOUT[0 : 63] aus Speicherzellen im Speicherblock 201 (bei Taktzyklus 4 und 5) empfängt dann jeder der acht Multiplexer 205a 8 Bit der Ausgabedaten, wählt eines davon in Abhängigkeit vom 3Bit-Steuersignal CONT aus und gibt selbiges an die jeweiligen Ausgabekontaktanschlüsse (Data-Out) 209 ab.

Fig. 4 zeigt ein schematisches Blockschaltbild eines MML mit einer Schaltung zur Reduzierung der DQ-Zahl gemäß einem zwei­ ten erfindungsgemäßen Beispiel, das den Fall von 64 Bit- Eingabedaten DIN[0 : 63] und 64 Bit-Ausgabedaten DOUT[0 : 63] veranschaulicht. Der MML von Fig. 4 beinhaltet einen Spei­ cherblock 401, der ein verbessertes SDRAM für allgemeine Zwecke sein kann, einen Logikblock 403 und des weiteren eine die DQ-Zahl reduzierende Schaltung 405 zur Reduktion der An­ zahl von DQ-Kanälen während eines Testmodus.

Die Schaltung 405 zur Reduktion der DQ-Zahl beinhaltet acht 8 : 1 Multiplexer 405a, acht 1 : 8 Demultiplexer 405b und drei Kontaktanschlüsse 411. Jeder der 8 : 1 Multiplexer 405a emp­ fängt 8 Bit der 64Bit-Ausgabedaten DOUT[0 : 63], wählt eines von diesen in Abhängigkeit von einem 3Bit-Steuersignal CONT aus und gibt selbiges an jeweilige Ausgabekontaktanschlüsse 409 ab. Jeder der 1 : 8 Demultiplexer 405b demultiplext Einga­ bedaten Data-In, die über jeweilige Eingabekontaktanschlüsse 413 eingegeben werden, und transferiert selbige zum Speicher­ block 401, so daß die Daten in die jeweiligen acht Speicher­ zellen geschrieben werden. Jeder der Kontaktanschlüsse 411 empfängt ein externes 3Bit-Steuersignal EXTERNAL CONT von au­ ßerhalb des Chips. Daher wird während eines Testmodus die An­ zahl von DQ-Kanälen des MML auf 16 reduziert, d. h. 8 DQ- Ausgabekanäle und 8 DQ-Eingabekanäle.

Bezugnehmend auf Fig. 5 wird nun die Betriebsweise des MML mit der die DQ-Zahl reduzierenden Schaltung 405 gemäß dem zweiten erfindungsgemäßen Beispiel detaillierter erläutert. Wenn der Speicherblock 401 des MML getestet werden soll, wird zuerst ein Lesebefehl angewandt. Das bedeutet, daß ein Zei­ lenadresshinweissignal RAS auf niedrigen Logikpegel "low" aktiviert wird und eine Zeilenadresse angelegt wird (bei ei­ nem Taktzyklus 0) und daraufhin ein Spaltenadresshin­ weissignal CAS auf niedrigen Logikpegel "low" aktiviert und eine Spaltenadresse angelegt wird. Danach werden die 64Bit- Ausgabedaten DOUT[0 : 63] von Speicherzellen im Speicherzellen­ block 401 (bei einem Taktzyklus 2) ausgelesen. Anschließend wird der Wert des 3Bit-Steuersignals CONT, das von den Kon­ taktanschlüssen 411 mit einem geeigneten Verzögerungsinter­ vall zugeführt wird, geändert. Demgemäß empfängt jeder der Multiplexer 405a die jeweiligen 8Bit-Ausgabedaten der 64Bit- Ausgabedaten DOUT[0 : 63], die vom Speicherblock 401 ausgelesen werden, wählt eines davon in Abhängigkeit vom 3Bit- Steuersignal CONT aus und gibt selbiges an den jeweiligen Ausgabekontaktanschluß (Data-Out) 409 ab.

Fig. 6 zeigt ein schematisches Blockschaltbild eines MML mit einer die DQ-Zahl reduzierenden Schaltung gemäß einem dritten erfindungsgemäßen Beispiel, das den Fall von 64Bit- Eingabedaten DIN[0 : 63] und 64Bit-Ausgabedaten DOUT[0 : 63] ver­ anschaulicht. Der MML gemäß Fig. 6 enthält einen Speicher­ block 601, der ein verbessertes SDRAM für allgemeine Zwecke sein kann, einen Logikblock 603 und des weiteren eine die DQ- Zahl reduzierende Schaltung 605 zur Reduzierung der Anzahl von DQ-Kanälen während eines Testmodus.

Die Schaltung 605 zur Reduzierung der DQ-Zahl beinhaltet acht 8 : 1-Multiplexer 605a, acht 1:8-Demultiplexer 605b und drei Zähler 605c. Jeder der 8:1-Multiplexer 605a empfängt acht Bit der 64Bit-Ausgabedaten DOUT[0 : 63], wählt eines davon in Ab­ hängigkeit von einem 3Bit-Steuersignal CONT aus und gibt sel­ biges an jeweilige Ausgabekontaktanschlüsse 609 ab. Jeder der 1:8-Demultiplexer 605b demultiplext Eingabedaten Data-In, die über entsprechende Eingabekontaktanschlüsse 613 eingegeben werden, und transferiert selbige zum Speicherblock 601, so daß die Daten in die jeweiligen acht Speicherzellen geschrie­ ben werden. Jeder der Zähler 605c, die mit einem externen Takt CLK in einem Zustand synchronisiert sind, in welchem ein Lesesignal READ aktiviert ist, erzeugt das 3Bit-Steuersignal CONT. Daher ist die Anzahl von DQ-Kanälen des MML während ei­ nes Testmodus auf 16 reduziert, d. h. 8 DQ-Ausgabekanäle und 8 DQ-Eingabekanäle.

Bezugnehmend auf Fig. 7 wird nun die Betriebsweise des MML mit der die DQ-Zahl reduzierenden Schaltung 605 gemäß des dritten erfindungsgemäßen Beispiels detaillierter erläutert. Wenn der Speicherblock 605 des MML getestet werden soll, wird zuerst ein Lesebefehl angewandt, und das Lesesignal READ wird aktiviert (bei einem Taktzyklus 3). Die Zähler 605c erzeugen daher das sequentiell anwachsende 3Bit-Steuersignal CONT. Demgemäß empfängt jeder der Multiplexer 605a 8 Bit der 64Bit- Ausgabedaten DOUT[0 : 63], die aus dem Speicherblock 601 ausge­ lesen werden, wählt eines davon in Abhängigkeit vom 3Bit- Steuersignal CONT aus und gibt selbiges an die jeweiligen Ausgabekontaktanschlüsse (Data-Out) 609 ab. Genauer gesagt ergibt sich in einem Zustand, in welchem die Zähler 605c an­ fänglich zurückgesetzt sind, für das 3Bit-Steuersignal CONT der Wert (0,0,0), und ein Lesebefehl wird angelegt, so daß die 64Bit-Ausgabedaten DOUT[0 : 63] aus dem Speicherblock 601 gelesen werden. Dann erhöht sich vom nächsten Taktzyklus 4 an sequentiell das 3Bit-Steuersignal CONT, um schließlich den Wert (1,1,1) anzunehmen. Dementsprechend empfängt jeder der Multiplexer 605a 8 Bit der 64Bit-Ausgabedaten DOUT[0 : 63], die aus dem Speicherblock 601 ausgelesen werden, wählt eines da­ von sequentiell in Abhängigkeit vom 3Bit-Steuersignal CONT aus und gibt selbiges an die jeweiligen Ausgabekontaktan­ schlüsse 609 ab.

Wie oben beschrieben, werden in dem erfindungsgemäßen MML mit die DQ-Zahl reduzierenden Schaltungen während eines normalen Betriebsmodus Schreib- und Lesevorgänge eines Speicherblocks mit einer Breite von 64 Bit durchgeführt, d. h. als x64. Wäh­ rend eines Lesevorgangs in einem Testmodus empfängt, da die Zahl von DQ-Kanälen mit externem Anschluß acht beträgt, jeder von acht 8:1-Multiplexern 8 Bit der 64Bit-Ausgabedaten DOUT[0 : 63) , die aus einem Speicherblock ausgelesen werden, wählt eines davon in Abhängigkeit von dem 3Bit-Steuersignal CONT aus und gibt selbiges an die jeweiligen Kontaktanschlüs­ se ab. Entsprechend werden während eines Schreibvorgangs im Testmodus Daten, die über acht DQ-Kontaktanschlüsse eingege­ ben werden, als 64Bit-Eingabedaten gespeichert. Die über die jeweiligen Kontaktanschlüsse eingegebenen Daten gelangen über die jeweiligen 1:8-Demultiplexer, so daß die Daten in Einhei­ ten von 8 Bit geschrieben werden.

Die Schaltungen und Verfahren zur Reduzierung der DQ-Zahl ge­ mäß der vorliegenden Erfindung benötigen folglich keine Kom­ paratoren und können von einfacher Struktur sein. Dementspre­ chend können integrierte MML-Schaltkreise mit diesen Schal­ tungen oder mit diesen Verfahren zur Reduktion der DQ-Zahl die Anzahl von DQ-Kanälen deutlich reduzieren, was die Anzahl von integrierten MML-Schaltkreisen erhöht, die gleichzeitig getestet werden können. Es versteht sich, daß die Erfindung nicht auf die oben beschriebenen Beispiele beschränkt ist, sondern ihr Umfang durch die zugehörigen Patentansprüche be­ stimmt ist.

Claims (24)

1. Kombinierter integrierter Speicher- und Logik- Schaltkreis (MML) mit

• - Speichermitteln (101),
• - Logikmitteln (103) und
• - einer ersten Mehrzahl von Ausgabedatenpfaden (102), welche die Speichermittel und die Logikmittel miteinander verbinden, gekennzeichnet durch
• - Mittel (105) zum seriellen Zuführen von Ausgabedaten der ersten Mehrzahl von Datenpfaden (102) zu wenigstens einem Ausgabekontaktanschluß (109) des integrierten MML-Schalt­ kreises in Abhängigkeit von einem Testmodussignal, um eine externe Datenpfadbreite des integrierten MML-Schaltkreises während eines Testmodus zu reduzieren, wobei die Anzahl von Ausgabekontaktanschlüssen des integrierten MML-Schaltkreises kleiner als die erste Mehrzahl von Ausgabedatenpfaden ist.

2. Integrierter MML-Schaltkreis nach Anspruch 1, weiter dadurch gekennzeichnet, daß

• - eine zweite Mehrzahl von Eingabedatenpfaden (104) vorge­ sehen ist, welche die Speichermittel und die Logikmittel mit­ einander verbinden, und
• - Mittel (205b) zum seriellen Zuführen von Eingabedaten von wenigstens einem Eingabekontaktanschluß (213) des integrier­ ten MML-Schaltkreises zur zweiten Mehrzahl von Eingabedaten in den seriell datenzuführenden Mitteln vorgesehen sind, wo­ bei die Anzahl von Eingabekontaktanschlüssen des integrierten MML-Schaltkreises kleiner als die zweite Mehrzahl von Einga­ bedatenpfaden ist.

3. Integrierter MML-Schaltkreis nach Anspruch 2, weiter dadurch gekennzeichnet, daß die erste Mehrzahl von Ausgabeda­ tenpfaden und die zweite Mehrzahl von Eingabedatenpfaden identisch sind.

4. Integrierter MML-Schaltkreis nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, daß Mittel (205a) zum Multiplexen der Ausgabedaten der ersten Mehrzahl von Ausgabe­ datenpfaden zu wenigstens einem Ausgabekontaktanschluß des integrierten MML-Schaltkreises in den seriell datenzuführen­ den Mitteln vorgesehen sind.

5. Integrierter MML-Schaltkreis nach Anspruch 4, weiter dadurch gekennzeichnet, daß in den seriell datenzuführenden Mitteln des weiteren Mittel (205b) zum Demultiplexen der an wenigstens einem Eingabekontaktanschluß des integrierten MML- Schaltkreises eingegebenen Daten für die zweite Mehrzahl von Eingabedatenpfaden vorgesehen sind.

6. Integrierter MML-Schaltkreis nach Anspruch 4 oder 5, weiter dadurch gekennzeichnet, daß die seriell datenzuführen­ den Mittel des weiteren Mittel (205c) zum Zuführen von Ausga­ bedatenpfad-Adreßsignalen zu den Multiplex-Mitteln beinhal­ ten, um die Multiplex-Mittel zu veranlassen, ausgewählte Da­ tenpfade der ersten Mehrzahl von Ausgabedatenpfaden seriell zu adressieren.

7. Integrierter MML-Schaltkreis nach Anspruch 6, weiter dadurch gekennzeichnet, daß die Mittel zum Zuführen von Aus­ gabedatenpfad-Adreßsignalen eine Mehrzahl von Adreß-Kontakt­ anschlüssen (411) beinhalten, welche die Ausgabedatenpfad- Adreßsignale den Multiplex-Mitteln zuführen.

8. Integrierter MML-Schaltkreis nach Anspruch 6, wobei die Mittel zum Zuführen von Ausgabedatenpfad-Adreßsignalen eine Mehrzahl von Adreß-Kontaktanschlüssen (211) und Mittel (205c) zum Speichern von Signalen, die von der Mehrzahl von Adreß-Kontaktanschlüssen empfangen werden, sowie zum Erzeugen der Ausgabedatenpfad-Adreßsignale aus den gespeicherten Si­ gnalen umfassen.

9. Integrierter MML-Schaltkreis nach Anspruch 6, weiter dadurch gekennzeichnet, daß die Mittel zum Zuführen von Aus­ gabedatenpfad-Adreßsignalen Zählmittel (605) für die Erzeu­ gung der Ausgabedatenpfad-Adreßsignale beinhalten.

10. Integrierter MML-Schaltkreis nach einem der Ansprüche 1 bis 9, weiter dadurch gekennzeichnet, daß das Testmo­ dussignal eine Kombination aus einem Zeilenadreßhinweis­ signal, einem Spaltenadreßhinweissignal und einem Schreib­ freigabesignal umfaßt.

11. Integrierter MML-Schaltkreis nach einem der Ansprüche 1 bis 10, weiter dadurch gekennzeichnet, daß die Speichermit­ tel von einem Speicherblock und die Logikmittel von einem Lo­ gikblick gebildet sind und die seriell datenzuführenden Mit­ tel eine die Datenpfadbreite reduzierende Schaltung umfassen, welche die Ausgabedaten der ersten Mehrzahl von Ausgabedaten­ pfaden in Abhängigkeit vom Testmodussignal seriell dem wenig­ stens einen Ausgabekontaktanschluß zuführt.

12. Integrierter MML-Schaltkreis nach Anspruch 1, weiter dadurch gekennzeichnet, daß die Schaltung zur Reduktion der Datenpfadbreite Eingabedaten von dem wenigstens einem Einga­ bekontaktanschluß seriell der zweiten Mehrzahl von Eingabeda­ tenpfaden zuführt.

13. Integrierter MML-Schaltkreis nach Anspruch 11 oder 12, weiter dadurch gekennzeichnet, daß die Schaltung zur Re­ duktion der Datenpfadbreite eine Adreßsteuereinheit umfaßt, welche die Ausgabedatenpfad-Adreßsignale wenigstens einem Multiplexer der Multiplex-Mittel zuführt, um den wenigstens einen Multiplexer zu veranlassen, ausgewählte der ersten Mehrzahl von Ausgabedatenpfaden seriell zu adressieren.

14. Integrierter MML-Schaltkreis nach Anspruch 13, weiter dadurch gekennzeichnet, daß die Adreßsteuereinheit eine Mehr­ zahl von Adreß-Kontaktanschlüssen und wenigstens ein Register beinhaltet, das auf die Mehrzahl von Adreß-Kontaktanschlüssen anspricht, um von der Mehrzahl von Adreß-Kontaktanschlüssen empfangene Signale zu speichern und aus den gespeicherten Si­ gnalen die Ausgabedatenpfad-Adreßsignale zu erzeugen.

15. Integrierter MML-Schaltkreis nach Anspruch 13 oder 14, weiter dadurch gekennzeichnet, daß die Adreßsteuereinheit wenigstens einen Zähler beinhaltet, der die Ausgabedatenpfad- Adreßsignale dem wenigstens einen Multiplexer zuführt.

16. Verfahren zum Testen eines kombinierten integrierten Speicher- und Logik-Schaltkreises (MML), insbesondere eines Schaltkreises mit den Merkmalen eines der Ansprüche 1 bis 15, mit einem Speicherblock, einem Logikblock und einer ersten Mehrzahl von Ausgabedatenpfaden, welche den Speicherblock und den Logikblock miteinander verbinden, dadurch gekennzeichnet, daß Ausgabedaten der ersten Mehrzahl von Ausgabedatenpfaden seri­ ell wenigstens einem Ausgabekontaktanschluß des integrierten MML-Schaltkreises in Abhängigkeit von einem Testmodussignal zugeführt werden, wobei die Anzahl von Ausgabekontaktan­ schlüssen des integrierten MML-Schaltkreises kleiner als die erste Mehrzahl von Ausgabedatenpfaden ist, um so eine externe Datenpfadbreite des integrierten MML-Schaltkreises während des Testmodus zu reduzieren.

17. Verfahren nach Anspruch 16 für einen integrierten MML-Schaltkreis, der eine zweite Mehrzahl von Eingabedaten­ pfaden aufweist, welche den Speicherblock und den Logikblock miteinander verbinden, weiter dadurch gekennzeichnet, daß Eingabedaten von wenigstens einem Eingabekontaktanschluß des integrierten MML-Schaltkreises seriell der zweiten Mehrzahl von Eingabedatenpfaden zugeführt werden, wobei die Anzahl von Eingabekontaktanschlüssen des integrierten MML-Schaltkreises kleiner als die zweite Mehrzahl von Eingabedatenpfaden ist.

18. Verfahren nach Anspruch 17, weiter dadurch gekenn­ zeichnet, daß die erste Mehrzahl von Ausgabedatenpfaden und die zweite Mehrzahl von Eingabedatenpfaden identisch sind.

19. Verfahren nach einem der Ansprüche 16 bis 18, weiter dadurch gekennzeichnet, daß der Schritt zur seriellen Daten­ zuführung einen Schritt zum Multiplexen der Ausgabedaten auf der ersten Mehrzahl von Ausgabedatenpfaden zum wenigstens ei­ nen Ausgabekontaktanschluß des integrierten MML-Schaltkreises beinhaltet.

20. Verfahren nach einem der Ansprüche 17 bis 19, weiter dadurch gekennzeichnet, daß der Schritt zur seriellen Daten­ zuführung einen Schritt zum Demultiplexen der Eingabedaten von wenigstens einem der Eingabekontaktanschlüsse des inte­ grierten MML-Schaltkreises zur zweiten Mehrzahl von Eingabe­ datenpfaden beinhaltet.

21. Verfahren nach Anspruch 19 oder 20, weiter dadurch gekennzeichnet, daß dem Multiplex-Schritt ein Schritt zum Be­ reitstellen von Ausgabedatenpfad-Adreßsignalen vorausgeht und der Multiplex-Schritt in Abhängigkeit von den Ausgabedaten­ pfad-Adreßsignalen durchgeführt wird.

22. Verfahren nach Anspruch 21, weiter dadurch gekenn­ zeichnet, daß zwischen dem Schritt der Bereitstellung von Ausgabedatenpfad-Adreßsignalen und dem Multiplex-Schritt Schritte zum Speichern von Signalen, die von einer Mehrzahl von Adreßkontaktanschlüssen empfangen werden, und zum Erzeu­ gen der Ausgabedatenpfad-Adreßsignale aus den gespeicherten Signalen durchgeführt werden.

23. Verfahren nach Anspruch 21 oder 22, weiter dadurch gekennzeichnet, daß der Schritt zur Bereitstellung von Ausga­ bedatenpfad-Adreßsignalen einen Schritt zum sequentiellen Zählen beinhaltet, um die Ausgabedatenpfad-Adreßsignale zu erzeugen.

24. Verfahren nach einem der Ansprüche 16 bis 23, weiter dadurch gekennzeichnet, daß das Testmodussignal eine Kombina­ tion aus einem Zeilenadreßhinweissignal, einem Spaltenadreß­ hinweissignal und einem Schreibfreigabesignal beinhaltet.