JPH06230086A - Ｌｓｉのテスト回路 - Google Patents

Ｌｓｉのテスト回路

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JPH06230086A
JPH06230086A JP4252608A JP25260892A JPH06230086A JP H06230086 A JPH06230086 A JP H06230086A JP 4252608 A JP4252608 A JP 4252608A JP 25260892 A JP25260892 A JP 25260892A JP H06230086 A JPH06230086 A JP H06230086A
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lsi
lsis
test
wafer
test circuit
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順一 後藤
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NEC Corp
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
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    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G—PHYSICS
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    • G01R31/318511—Wafer Test

Abstract

(57)【要約】 【目的】 ウェハ状態での高速かつ複数のＬＳＩの同時
テストを可能とするＬＳＩのテスト回路を提供する。 【構成】 同一ウェハ１上にＬＳＩ２１、２２とそのダ
イ領域の外側にこの二つのＬＳＩをテストするテスト回
路３を搭載し、ＬＳＩ２１、２２との間に配線を施す。
同一ウェハ上において、複数のＬＳＩをテストするテス
ト回路を搭載することにより、ウェハ状態でのＬＳＩの
テスト時間を減少することができる。またＬＳＩと同じ
テバイス・プロセス技術によりテスト回路を作るため、
ＬＳＩテスタが追従できないような高速なＬＳＩのテス
トも可能となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はウェハ状態でのＬＳＩの
テストを簡易化するテスト回路に関するものである。
【０００２】
【従来の技術】従来のＬＳＩでは、図４に示すように、
ウェハ上において、各ＬＳＩは、それを個々のＬＳＩに
切断する際の切断領域である１００μｍ前後の幅を持つ
ダイシングラインによって互いに絶縁された状態でレイ
アウトされていた（これに関しては、例えば、西澤潤一
監修、超ＬＳＩ総合事典、（株）サイエンスフォーラム
のｐ．４３９〜４４０に記載されている）。この場合の
ウェハ状態でのＬＳＩのテストは、ＬＳＩテスタにより
１個１個行うという方法を取っていた（これに関して
は、例えば、上記の超ＬＳＩ総合事典のｐ．１７５に記
載されている）。なお、ウェハから切断されて個々のＬ
ＳＩになる領域を以下ダイ領域と呼ぶ。
【０００３】
【発明が解決しようとする課題】従来のＬＳＩでは、ウ
ェハ上の各ＬＳＩは電気的に絶縁された状態であるた
め、ＬＳＩのテストも１個１個逐次行うことを基本とし
ている。量産時には専用のテスタによる複数のＬＳＩの
同時テストも可能であるが、テストにかかる時間・コス
トを低減する要求はなお高いものがある。
【０００４】またＬＳＩテスタの動作速度を上回るよう
な高速なＬＳＩが作られる可能性も出てきた。特にウェ
ハ状態でのテストにおいては、ＬＳＩとテスタとの電気
的接続は、ＬＳＩの入出力用パッドとテスタヘッドの探
針との接触によって実現されているため、接触抵抗が大
きい等の理由から、高速でのテストは一層困難である。
この点に関しては、ＬＳＩ自体にテスト機能回路を搭載
するビルト・イン・セルフ・テスト（以下ＢＩＳＴ（Ｂ
ｕｉｌｔ−ｉｎ Ｓｅｌｆ Ｔｅｓｔ）。これに関して
は、例えば、渡辺誠著、超ＬＳＩ設計、（株）企画セン
ターのｐ．２１１に記載されている）によりある程度解
決が可能であるが、ＢＩＳＴ回路はＬＳＩ毎に搭載され
ているため、電源を供給したりテスト結果を得るために
は、ＬＳＩテスタによる１個１個のテストが基本となり
前述と同様の問題が生じることになる。特開昭６２−１
７１１３６号公報には、テスト回路とＬＳＩとを分離し
て同一ウェハ上にレイアウトし、試験後テスト回路とＬ
ＳＩを分離することで試験用入力端子を最終製品のＬＳ
Ｉに設けておく必要をなくした発明が記載されている。
また特開昭６２−２１７６２５号公報には、テスト専用
の電源線を設けウェハ上の各回路ブロックに独立して電
源を供給してテストする発明が記載されている。また特
開昭６２−２８３６４１号公報にはウェハのスクライブ
ラインに複数のＬＳＩ領域に同時に電源電圧を供給する
ための電源線を配置して、ウェハ段階での複数のＬＳＩ
の同時テストを可能にする発明が記載されている。
【０００５】しかしいずれの発明でも一つのＬＳＩには
一つのテスト回路が設けてあり、ウェハの利用効率が悪
いという問題があった。
【０００６】本発明はウェハ状態で複数のＬＳＩを同時
に高速にテストでき，しかもウェハの利用効率も高いＬ
ＳＩのテスト回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は同一ウェハ上
に、ＬＳＩとこのＬＳＩを複数個同時にテストするテス
ト回路を搭載し、テスト回路の搭載位置が、ＬＳＩがウ
ェハから切断されて個々のＬＳＩとなる領域の外側であ
り、複数のＬＳＩとそれをテストする一個のテスト回路
とを接続する配線を施すことを特徴とする。
【０００８】
【作用】同一ウェハ上に、ＬＳＩとそのダイ領域の外側
に該ＬＳＩをテストするテスト回路を搭載し、このテス
ト回路からＬＳＩへ入力信号パタンと電源を供給するた
めの配線と、ＬＳＩの出力をテスト回路へ戻すための配
線を施す。この配線を、１個のテスト回路と複数のＬＳ
Ｉとの間で行うことにより、複数のＬＳＩの同時テスト
がウェハ状態で可能となる。しかもテスト回路のデバイ
スおよびプロセステクノロジは、ＬＳＩのそれと同じた
め、ＬＳＩと同じ動作速度で動作させることができ、高
速なテストも可能である。
【０００９】
【実施例】次に図面を用いて本発明の実施例について詳
細に説明する。
【００１０】図１は、本発明の一実施例である。同図
で、１はウェハ、２１および２２はＬＳＩのダイ領域、
３はテスト回路、４ａ〜４ｄは配線である。破線部５を
繰り返し単位として、ウェハ１上にＬＳＩとテスト回路
を実現する。本実施例では、２個のＬＳＩが１個のテス
ト回路を共有する場合を説明する。ＬＳＩ２１と２２は
機能的には同一のものであるが、後述するようにテスト
回路３を共有するために配線パタンが異なる。すなわち
配線のレイアウトがことなるため、２１、２２という異
なる番号を付けた。
【００１１】また図２は、図１の一実施例の破線部５を
詳細に記した図であり、１個のテスト回路とそれを共有
する２個のＬＳＩ間の配線を説明するための図である。
【００１２】まず電源電位と接地電位は、それぞれ電源
電位用パッド４４０、接地電位用パッド４５０に、ＬＳ
Ｉテスタのテストヘッドの探針を接触させ、これらを介
してＬＳＩテスタから供給される。電源電位、接地電位
は、それぞれ電源電位用配線４４、接地電位用配線４５
を介して、テスト回路３とＬＳＩ２１および２２に供給
される。
【００１３】次にクロック信号の供給について説明す
る。従来のＬＳＩテストでは、ＬＳＩテスタがクロック
信号を発生してＬＳＩに供給しているが、本実施例では
ＬＳＩテスタが追従できないような高速なＬＳＩを想定
し、テスト回路３の中にクロック信号発生回路（以下Ｃ
Ｇ（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒの略）とする）８
を搭載する。ＣＧ８の回路としては、インバータを用い
たリングオシレータが最も簡単であるが、高精度のクロ
ック信号が要求される場合には、フェイズ・ロックド・
ループ（以下ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏ
ｏｐの略）とする）等を用いたクロック信号発生回路が
必要となる。ＣＧ８が発生するクロック信号は、クロッ
ク信号用配線４６を介して、ＬＳＩ２１および２２のそ
れぞれのクロック信号入力パッド８１、８２に供給され
る。
【００１４】ＬＳＩ２１および２２の入力信号は、テス
ト回路３のパタン発生器（以下ＰＧ（Ｐａｔｔｅｒｎ
Ｇｅｎｅｒａｔｏｒの略）とする）６０により発生す
る。ＰＧ６０の回路としては、ＢＩＳＴ等で広く用いら
れているリニア・フィードバック・シフト・レジスタ
（以下ＬＦＳＲ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓ
ｈｉｆｔ Ｒｅｇｉｓｔｅｒの略）とする）を用いた擬
似乱数発生器がある（これに関しては、例えば、前出の
超ＬＳＩ総合事典のｐ．８４４に記載されている）。Ｐ
Ｇ６０は、ＬＳＩ２１および２２のそれぞれの入力信号
の個数分（同図の場合１４個）の擬似乱数を発生する。
発生された擬似乱数は入力信号用配線群４１を介して、
入力信号パッド群２１１および２２１の所定のパッドに
供給される。
【００１５】ＬＳＩ２１および２２の出力信号は、それ
ぞれの出力信号パッド群２１２および２２２から出力さ
れ、出力信号用配線群４２および４３を介して、パタン
圧縮器／比較器（以下ＰＣ／ＣＭＰ（Ｐａｔｔｅｒｎ
Ｃｏｍｐｒｅｓｓｏｒ／Ｃｏｍｐａｒａｔｏｒの略）と
する）６１および６２に供給される。ＰＣ／ＣＭＰ６１
および６２は、それぞれＬＳＩ２１および２２の出力信
号の時系列を圧縮し、その結果をシミュレーション等で
得られている期待値と比較して、一致・不一致を示す信
号を、それぞれのテスト結果出力用パッド７１および７
２に出力する。被テストＬＳＩの出力結果を圧縮して、
期待値と比較するという方法はＢＩＳＴ等で広く用いら
れている方法であり、前述のＬＦＳＲがパタン圧縮器と
しても機能し、これが用いられる。テスト結果出力用パ
ッド７１および７２の信号を、ＬＳＩテスタのテストヘ
ッドの探針を介してＬＳＩテスタで読み取ることで、Ｌ
ＳＩ２１および２２のテスト結果の良否が判決できる。
【００１６】ＬＳＩ２１および２２は、それぞれテスト
回路３の上方、下方にレイアウトされる。一般的には、
ＬＳＩ２１、２２とテスト回路３は上下非対称であるか
ら、配線群４１〜４６も非対称になり、結果としてＬＳ
Ｉ２１と２２の配線レイアウトは異なったものとなる。
現在ＬＳＩ製造の露光装置として広く採用されているス
テッパ露光装置では、あるパタンを単位として、ウェハ
上にそのパタンを２次元的に繰り返し露光する。この繰
り返しの単位の中に、目的のＬＳＩとそれをテストする
テスト回路、さらにはこれらを接続する配線を含まなけ
ればならない。従って本実施例の場合、図１の破線部５
すなわち図２が繰り返しの単位となる。
【００１７】以上のように、ＬＳＩ２１および２２に同
時に等しい入力信号を与え、それぞれの出力信号の時系
列を圧縮した結果を、期待値と照合することで、ＬＳＩ
２１および２２の良否の判断が同時に実行できる。従来
のウェハ状態でのテストがＬＳＩのチップ１個１個で行
っていた場合に比較して、１／２のテスト回数で済む。
しかもテスト回路の数が半分で済むためその分ウェハ全
体に占めるテスト回路の面積が減少し、ウェハの利用効
率が向上する。
【００１８】テスト回数をさらに減らし、ウェハの利用
効率をさらに上げるためには、テスト回路を共有するＬ
ＳＩの個数を増やすことが必要である。図３に、４個の
ＬＳＩで１個のテスト回路を共有する場合のレイアウト
を示す。同図は図２と同様に露光の繰り返し単位となっ
ている。２０１〜２０４はＬＳＩ、３００はテスト回
路、４０１〜４０８はＬＳＩとテスト回路間の配線であ
る。
【００１９】また電子ビーム直接描画法による露光を用
いると、必ずしも繰り返し単位は必要ではなくなり、１
枚のウェハ上の全ＬＳＩが１個のテスト回路を共有する
ような配線をレイアウトすることも可能となり、並列テ
ストの効率およびウェハの利用効率が著しく向上でき
る。
【００２０】
【発明の効果】以上のように本発明は、複数のＬＳＩを
一つのテスト回路で同時にテストするので、ウェハ状態
での高速かつ複数のＬＳＩの同時テストが可能になり、
しかもウェハの利用効率が向上するという効果を有す
る。
【図面の簡単な説明】
【図１】本発明の一実施例を示す平面図である。
【図２】図１の繰り返し単位の詳細を示す平面図であ
る。
【図３】本発明の第２の実施例を示す図である。
【図４】従来の技術を説明するための平面図である。
【符号の説明】
１ ウェハ ２１、２２ ＬＳＩ ３ テスト回路 ４ａ、４ｂ、４ｃ、４ｄ 配線 ５ 繰り返し単位 ４１、４２、４３、４４、４５、４６ 配線 ８ クロック信号発生回路 ６０ パタン発生器 ６１、６２ パタン圧縮器／比較器 ２０ ＬＳＩ １００ ダイシングライン

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 同一ウェハ上に、ＬＳＩとこのＬＳＩを
    複数個同時にテストするテスト回路を搭載し、テスト回
    路の搭載位置が、ＬＳＩがウェハから切断されて個々の
    ＬＳＩとなる領域の外側であり、複数のＬＳＩとそれを
    テストする一個のテスト回路とを接続する配線を施すこ
    とを特徴とするＬＳＩのテスト回路。
JP4252608A 1992-09-22 1992-09-22 Ｌｓｉのテスト回路 Pending JPH06230086A (ja)

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