JP2022100240A

JP2022100240A - マイクロ集積回路の大規模テスト

Info

Publication number: JP2022100240A
Application number: JP2021186597A
Authority: JP
Inventors: ユアン－タイチャン; Yuan-Tai Chang; リ－チュウホアン; Li-Chun Huang
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Industrial Technology Research Institute ITRI
Priority date: 2020-12-23
Filing date: 2021-11-16
Publication date: 2022-07-05
Anticipated expiration: 2041-11-16
Also published as: US11467207B2; TW202225700A; US20220196729A1; JP7234332B2; TWI763231B

Abstract

【課題】マイクロ集積回路の大規模なテストシステム及び方法を提供する。【解決手段】大規模テストシステムは、基板上の複数のフレーム２１内の集積回路チップ２２（マイクロ集積回路チップ）のテストに適用される集積回路チップテストシステム１０を含む。集積回路チップテストシステム１０は、複数のテストパッド１１及び複数の読出パッド１４を含み、スクライブライン２３１～２３３上に配置された第１テストエリア１０１と、スクライブライン上に１つずつ配置された複数のテストコントローラ１３と、複数の集積回路チップ２２の列をテストするために第１テストエリアに接触するプローブと、を含む。複数のテストコントローラ１３の各々は、複数の集積回路チップ２２の列の各々を列毎にテストする。プローブは、第１テストエリア１０１に１回だけ接触する。複数の読出パッド１４は、複数の集積回路チップ２２の列の各々のテスト結果を列毎に読み出す。【選択図】図１Ｂ

Description

［関連出願の相互参照］
本出願は、２０２０年１２月２３日に米国で出願された特許出願番号１７／１３２，４７１の優先権を主張するものであり、その全内容は参照により本明細書に組み込まれる。

本開示は、大規模テストシステムおよび方法に関するものである。

現在、ファインピッチテスト技術は、主にプローブカードによるプロービングで実施されており、そのテストピッチの限界は３０～５０μｍ程度である。マイクロ集積回路（ｍｉｃｒｏ－ＩＣ）では、マイクロＩＣのテストパッドのピッチは、１３μｍ以下に微細化されているため、従来のプローブカードではなく、微小電気機械式プローブカード（メンブレンプローブカード）を用いたプロービングでなければテストできない。しかしながら、微小電気機械式のプローブカードは製造コストが高い。

一方、従来のプローブカードは、ウエハ上のＩＣをテストするために使用されるため、各ＩＣに１回ずつ接触させる必要があった。従来のプローブカードのインデックスタイムは１秒である。８インチウエハを例にとると、８インチウエハには約４４フレームあり、各フレームには約１万個のＩＣが搭載されているため、各ＩＣに１回接触させる必要があり、ウエハのテストにかかる時間は１００時間を超えてしまう。そのため、従来のプローブカードでは、高効率なテストが求められる現状に対応できなかった。

現在のファインピッチテスト技術では、低コストで高効率なマイクロ集積回路テストの要求を満たすことができないという問題を解決するために、本開示は、マイクロ集積回路（ｍｉｃｒｏ－ＩＣ）の大規模なテストシステムおよび方法を提供する。

本開示の一実施形態によれば、マイクロ集積回路の大規模テストシステムは、基板上の複数のフレーム内の複数の集積回路チップをテストするために適用される。このシステムは、以下を含む。複数のテストパッドおよび複数の読出パッドを含み、スクライブライン上に配置された第１テストエリアと、スクライブライン上に１つずつ配置された複数のテストコントローラと、複数の集積回路チップの列をテストするために第１テストエリアに接触するように構成されたプローブとを含み、複数のテストコントローラの各々は、複数の集積回路チップの列の各々を列ごとにテストするように構成され、プローブは、第１テストエリアに１回だけ接触し、複数の読出パッドは、複数の集積回路チップの列の各々のテスト結果を列ごとに読み出すように構成されている。

本開示の一実施形態によれば、マイクロ集積回路の大規模テスト方法は、基板上の複数のフレーム内の複数の集積回路チップをテストするために適用される。この方法は、以下のステップを含む。スクライブライン上に第１テストエリアを形成するステップであって、第１テストエリアは、複数のテストパッドおよび複数の読出パッドを含むステップと、スクライブライン上に複数のテストコントローラを形成するステップと、プローブを用いて第１テストエリアに接触させ、複数の集積回路チップの列をテストするステップと、複数のテストコントローラの各々は、複数の集積回路チップの列の各々を列ごとにテストするステップと、複数の読出パッドによって、複数の集積回路チップの列の各々のテスト結果を列ごとに読み出すステップと、を含み、プローブは、第１テストエリアに１回だけ接触する。

以上のことから、ウエハのスクライブライン上にテストパッドおよび集積回路テストシステムを設置することで、本開示で提供する大規模テストシステムおよびマイクロ集積回路の方法のテスト装置のコストを削減することができ、また、大規模テスト方法によって、本開示で提供する大規模テストシステムおよびマイクロ集積回路の方法のテスト効率を向上させることができる。

本開示は、以下に示す詳細な説明と、例示のために与えられているため本開示を限定するものではない添付の図面から、より完全に理解されるであろう。

本開示の一実施形態によるマイクロ集積回路の大規模テストシステムの構成図である。本開示の一実施形態によるマイクロ集積回路の大規模テストシステムの構成図である。本開示の別の実施形態によるマイクロ集積回路の大規模テストシステムの回路構成図である。本開示の実施形態による第１エリアのテストパッドの構成図である。本開示の実施形態による第１エリアのテストパッドの構成図である。本開示の実施形態によるテストコントローラのテストの制御構造を示す模式図である。本開示の実施形態によるテストコントローラのテストの制御構造を示す模式図である。本開示の一実施形態によるマイクロ集積回路チップのビルトインセルフテスト構造の概略図である。本開示の一実施形態によるビルトインセルフテストの活性化制御の概略図である。本開示の一実施形態によるビルトインセルフテストの制御タイミングシーケンスを示す概略図である。本開示の実施形態による接続ワイヤの模式図である。本開示の実施形態による接続ワイヤの模式図である。本開示の一実施形態によるマイクロ集積回路の大規模テスト方法のフローチャートである。本開示の一実施形態によるマイクロ集積回路の大規模テスト方法のフローチャートである。

以下の詳細な説明では、説明のために、開示された実施形態の完全な理解を提供するために、多数の具体的な詳細が記載されている。しかしながら、これらの具体的な詳細がなくても、１つまたは複数の実施形態を実施することができることは明らかであろう。また、他の例では、図面を簡略化するために、周知の構造や装置を模式的に示している。

本開示の一実施形態におけるマイクロ集積回路の大規模テストシステムの構成図を示す図１Ａ～図１Ｂを参照されたい。図１Ａに示すように、大規模テストシステム１は、基板２０上の複数のフレーム２１内の集積回路チップ２２のテストに適用される集積回路チップテストシステム１０を含む。一実施形態では、基板２０はウエハであり、集積回路チップ２２はマイクロ集積回路チップ（ＭｉｃｒｏＩＣ）である。各フレーム２１は、集積回路チップの列と、複数の集積回路チップテストシステム１０と、を含み、集積回路チップテストシステム１０は、スクライブライン２３上に１つずつ配置されている。プローブ３０は、集積回路チップテストシステム１をテストするように構成されている。

図１Ｂを参照されたい。スクライブライン２３は、Ｎ本のスクライブラインを含み、特に、第１スクライブライン２３１と、複数の第２スクライブライン２３２と、第３スクライブライン２３３と、を含む。集積回路チップテストシステム１０は、第１テストエリア１０１を含み、第１テストエリア１０１は、スクライブライン２３上に配置された複数のテストパッド１１と、複数の読出パッド１４と、を含む。読出パッド１４は、第３スクライブライン２４３上に配置されている。本実施形態では、テストパッド１１が第１スクライブライン２３１上に配置され、読出パッド１４が第３スクライブライン２４３上に配置され、テストコントローラ１３が第１スクライブライン２３１および第２スクライブライン２３２上に１つずつ配置されている。

本開示の別の実施形態におけるマイクロ集積回路の大規模テストシステムの回路構成図を示す図１Ｃを参照されたい。実施形態では、集積回路チップの各列は、第１集積回路チップ２２＿１、第２集積回路チップ２２＿２、・・・および第Ｍ集積回路チップ２２＿Ｍを含むＭ個の集積回路チップ２２を有する。テストコントローラ１３は、第１列の第１テストコントローラ１３＿１、第２列のテストコントローラ１３＿２、・・・および第（Ｎ－１）列の第（Ｎ－１）テストコントローラ１３＿Ｎ－１を含む。テストパッド１１は、電源パッド１１１、信号パッド１１２、デジタルパッド１１３、およびグランドパッド１１４を含み、電源パッド１１１は、集積回路チップの列の各集積回路チップ２２＿１～２２＿Ｍに電気的に結合され、信号パッド１１２およびデジタルパッド１１３は、第１列の第１テストコントローラ１３＿１に電気的に結合され、グランドパッド１１４は、集積回路チップの列の各集積回路チップ２２＿１～２２＿Ｍに電気的に結合される。テストコントローラ１３は、集積回路チップの列に各々電気的に結合されている。各フレームのテスト中、各テストコントローラ１３は、集積回路チップの列の各々の１つを列ごとにテストするように構成されており、第１テストコントローラ１３＿１は、集積回路チップの第１列をテストし、第２テストコントローラ１３＿２は、集積回路チップの第２列をテストし、・・・および第（Ｎ－１）テストコントローラ１３＿Ｎ－１は、集積回路チップの第（Ｎ－１）列をテストするようになっている。

図１Ｃを参照されたい。一実施形態では、各読出パッド１４は、集積回路チップの各列の集積回路チップの１つに結合され、読出パッド１４は、第１読出パッド１４＿１、第２読出パッド１４＿２、・・・および第Ｍ読出パッド１４＿Ｍを含み、第１読出パッド１４＿１は、各列の第１集積回路チップ２２＿１に結合され、第２読出パッド１４＿２は、各列の第２集積回路チップ２２＿２に結合され、・・・および第Ｍ読出パッド１４＿Ｍは、各列の第Ｍ集積回路チップ２２＿Ｍに結合される。読出パッド１４は、集積回路チップの各列のテスト結果を列ごとに読み取るように構成されている。

本開示の一実施形態における第１テストエリアのテストパッドの構成図を各々示す図２Ａ～図２Ｂを参照されたい。一実施形態では、図２Ａに示すように、電源パッド１１１、信号パッド１１２、デジタルパッド１１３、およびグランドパッド１１４は、第１テストコントローラ１３＿１の両側に配置されるように２つのグループに分けられている。別の実施形態では、図２Ｂに示すように、電源パッド１１１、信号パッド１１２、デジタルパッド１１３、およびグランドパッド１１４は、第１テストコントローラ１３＿１の同じ側に配置される。

各フレームのテストにおいて、プローブ３０は、第１テストエリア１０１に１回接触する。プローブ３０は、電源パッド１１１、信号パッド１１２、デジタルパッド１１３、グランドパッド１１４、および読出パッド１４に同時に接触するように構成されている。大規模テストシステム１が集積回路チップの各列を１列ごとにテストした後、読出パッド１４は、集積回路チップの各列のテスト結果を１列ずつ読み出すように構成されている。プローブ３０が第１テストエリアに１度接触した後、大規模テストシステム１は、集積回路チップの列ごとのテストを完了することができる。

本開示の一実施形態におけるテストコントローラのテスト制御構造を各々示す図３Ａ～図３Ｂを参照されたい。テストコントローラのテスト制御構造は、組立ラインの形態で集積回路チップの段階的な活性化を実施するように構成することができる。

一実施形態では、図３Ａに示すように、各テストコントローラ１３は、集積回路チップの各列の１つの各集積回路チップ２２を順次テストするように構成されている。各テストコントローラ１３は、ロジックコントローラ１３０と、複数のシフトレジスタ１３１と、を含み、ロジックコントローラ１３０は、シフトレジスタ１３１に結合され、各シフトレジスタ１３１は、対応する集積回路チップに結合される。各列のテストコントローラ１３は、ロジックコントローラ１３０およびＭ個のシフトレジスタ１３１を含み、Ｍ個のシフトレジスタ１３１は直列に接続され、シフトレジスタ１３１の各々は、対応する集積回路チップに結合される。本実施形態では（図１Ｃも参照されたい）、第１テストコントローラ１３＿１内の第１シフトレジスタ１３１＿１は、第１列の第１集積回路チップ２２＿１に結合され、第１テストコントローラ１３＿１内の第２シフトレジスタ１３１＿２は、第１列の第２集積回路チップ２２＿２に結合され、・・・および第１テストコントローラ１３＿１内の第Ｍシフトレジスタ１３１＿Ｍは、第１列の第Ｍ集積回路チップ２２＿Ｍに結合され、第（Ｎ－１）テストコントローラ１３＿Ｎ－１内の第１シフトレジスタ１３１＿１は、第（Ｎ－１）列の第１集積回路チップ２２＿１に結合され、・・・および第（Ｎ－１）テストコントローラ１３＿Ｎ－１内の第Ｍシフトレジスタ１３１＿Ｍは、第（Ｎ－１）列の第Ｍ集積回路チップ２２＿Ｍに結合される。各列のテストコントローラは、次の列のテストコントローラに結合される。本実施形態では、第１テストコントローラ１３＿１が第２テストコントローラ１３＿２に結合され、第２テストコントローラ１３＿２が第３テストコントローラ１３＿３に結合され、・・・および第（Ｎ－２）テストコントローラ１３＿Ｎ－２が第（Ｎ－１）テストコントローラ１３＿Ｎ－１に結合される。

第１テストコントローラ１３＿１がテスト信号を受信すると、ロジックコントローラ１３０は、集積回路チップ２２＿１～２２＿Ｍの第１列をテストするために、シフトレジスタ１３１を順次活性化させる。ロジックコントローラ１３０は、第１シフトレジスタ１３１＿１を活性化させ、テスト信号を集積回路チップ２２＿１に送信し、第１読出パッド１４＿１は、集積回路チップ２２＿１のテスト結果を読み出す；次に、ロジックコントローラ１３０は、第２シフトレジスタを活性化してテスト信号を集積回路チップ２２＿２に送信し、第２読出パッド１４＿２は、集積回路チップ２２＿２のテスト結果を読み出す；ロジックコントローラ１３０は、第Ｍシフトレジスタを活性化してテスト信号を集積回路チップ２２＿Ｍに送信し、第Ｍ読出パッド１４＿Ｍは、集積回路チップ２２＿Ｍのテスト結果を読み出す；第１テストコントローラ１３＿１が第１列の集積回路チップ２２＿１～２２＿Ｍのテストを完了した後、第１テストコントローラ１３＿１がテスト信号を第２テストコントローラ１３＿２に送信し、第２列のロジックコントローラ１３０がシフトレジスタ１３１を順次活性化させて、第２列の集積回路チップ２２＿１～２２＿Ｍのテスト結果を順次読み出す；・・・；第（Ｎ－１）列のロジックコントローラ１３０は、第（Ｎ－１）列の集積回路チップ２２＿１～２２＿Ｍをテストするために、シフトレジスタ１３１を順次活性化し、読出パッド１４は、第（Ｎ－１）列の集積回路チップ２２＿１～２２＿Ｍのテスト結果を順次読み出し、第１フレームのテストが完了する。

別の実施形態では、図３Ｂに示すように、テストコントローラ１３の各々は、集積回路チップの列の各々の１つの各集積回路チップ２２を同時にテストする。テストコントローラ１３の各々は、ロジックコントローラ１３０、複数のドライバ１３２およびシフトレジスタ１３１を含み、ロジックコントローラ１３０はドライバ１３２およびシフトレジスタ１３１に結合され、ドライバ１３２の各々は対応する集積回路チップ２２に結合され、各列のシフトレジスタ１３１は次の列のテストコントローラに結合される。本実施形態（図１Ｃも参照されたい）では、各列のテストコントローラ１３は、ロジックコントローラ１３０、Ｍ個のドライバ１３２、およびシフトレジスタ１３１を含み、Ｍ個のドライバ１３２は直列に接続され、ロジックコントローラ１３０は第１ドライバ１３２に結合され、第Ｍドライバ１３２はシフトレジスタ１３１に結合され、すなわち、各ドライバ１３２は対応する集積回路チップ２２に結合される。本実施形態では、第１テストコントローラ１３＿１の第１ドライバ１３２＿１は、第１列の集積回路チップの第１集積回路チップ２２＿１に結合され、第２ドライバ１３２＿２は、第１列の集積回路チップの第２集積回路チップ２２＿２に結合され、・・・、第Ｍドライバ１３２＿Ｍは、第１列の集積回路チップの第Ｍ集積回路チップ２２＿Ｍに結合され、・・・、第（Ｎ－１）テストコントローラ１３＿Ｎ－１の第１ドライバ１３２＿１は、第（Ｎ－１）列の集積回路チップの第１集積回路チップ２２＿１に結合され、・・・、第（Ｎ－１）テストコントローラ１３＿Ｎ－１の第Ｍドライバ１３２＿Ｍは、第（Ｎ－１）列の集積回路チップの第Ｍ集積回路チップ２２＿Ｍに結合される。各列のテストコントローラ１３のシフトレジスタ１３１は、次の列のテストコントローラに結合される。例えば、第１テストコントローラ１３＿１のシフトレジスタ１３１は、第２テストコントローラ１３＿２に結合され、・・・第（Ｎ－２）テストコントローラのシフトレジスタ１３１は、第（Ｎ－１）テストコントローラ１３＿Ｎ－１のシフトレジスタ１３１に結合される。

第１テストコントローラ１３＿１がテスト信号を受信した後、ロジックコントローラ１３０は、集積回路チップ２２＿１～２２＿Ｍの第１列をテストするために、シフトレジスタ１３１を同時に活性化する。また、ロジックコントローラ１３０は、ドライバ１３２＿１～１３２＿Ｍを同時に活性化させ、集積回路チップ２２＿１～２２＿Ｍにテスト信号を送信し、読出パッド１４＿１～１４＿Ｍは、集積回路チップ２２＿１～２２＿Ｍのテスト結果を読み出す；第１テストコントローラ１３＿１が第１列の集積回路チップ２２＿１～２２＿Ｍのテストを完了した後、第１列のシフトレジスタ１３１は、第２テストコントローラ１３＿２にテスト信号を送信し、第２列のロジックコントローラ１３９は、ドライバ１３２＿１～１３２＿Ｍを同時に活性化させ、集積回路チップ２２＿１～２２＿Ｍにテスト信号を送信し、読出パッド１４は集積回路チップ２２＿１～２２＿Ｍのテスト結果を読み取る；・・・；第（Ｎ－１）列のロジックコントローラ１３０は、ドライバ１３２＿１～１３２＿Ｍを同時に活性化させ、集積回路チップ２２＿１～２２＿Ｍにテスト信号を送信し、読出パッド１４は集積回路チップ２２＿１～２２＿Ｍのテスト結果を読み出す；第１フレームのテストが完了する。

いくつかの実施形態では、集積回路チップの各々は、ビルトインセルフテスト（ＢＩＳＴ：ｂｕｉｌｔ－ｉｎｓｅｌｆ－ｔｅｓｔ）構造をさらに含む。図４Ａ～４Ｃを参照すると、図４Ａは、本開示の一実施形態における集積回路チップのＢＩＳＴ構造を示し、図４Ｂは、本開示の一実施形態におけるＢＩＳＴの活性化制御を示し、図４Ｃは、本開示の一実施形態におけるＢＩＳＴの制御タイミングシーケンスを示す。ＢＩＳＴ構造は、各集積回路チップ内に配置されている。集積回路チップをテストするとき、テストコントローラは、各マイクロ集積回路チップのＢＩＳＴを活性化する。実施形態では、図４Ａに示すように、テストコントローラがシフトレジスタ１３１を介して電源２２１にテスト信号（Ｔ）を入力すると、ＢＩＳＴモジュール２２２が活性化され、マイクロ集積回路チップ内のドライバ２２３、センサ２２４、デジタル回路２２５を順にテストしてテスト結果（Ｒ）を出力し、読出パッドがテスト結果（Ｒ）を読み出す。図４Ｂを参照されたい。ＢＩＳＴの活性化順序は、ドライバ２２３（「Ｒ」、「Ｇ」、「Ｂ」と表記された信号）、センサ２２４（「ＳＥＮ」と表記された信号）、デジタル回路２２５（「ＤｉｇｉｔａｌＦｌａｇ」と表記された信号）である。図４Ｃを参照し、また、図３Ａを参照されたい。図４Ｃは、図３Ａの実施形態における集積回路チップ２２のＢＩＳＴを活性化するための制御タイミングシーケンスを示す。集積回路チップ２２＿１のＢＩＳＴは活性化され、同列の他の集積回路チップ２２は無効化され、第１読出パッド１４＿１は、図４Ｂに示すＢＩＳＴの活性化順序に従ってテスト結果を読み出す；次に、集積回路チップ２２＿２のＢＩＳＴは活性化され、同列の他の集積回路チップ２２は無効化され、第２読出パッド１４＿２は、図４Ｂに示すＢＩＳＴの活性化順序に従ってテスト結果を読み出す・・・；同列の集積回路チップ２２を順にテストすることができる。

本開示の一実施形態による接続ワイヤの概略図を各々示す図５Ａ～５Ｂを参照されたい。各テストコントローラと集積回路チップの各列との間の接続ワイヤの材料は、金属、多結晶および酸化インジウムスズからなる群から選択される。一実施形態では、図５Ａに示すように、接続ワイヤ１５は、集積回路チップエリア（ＩＣエリア）を接続する第１セグメント１５１と、テスト制御エリアのような非集積回路チップエリア（非ＩＣエリア）を接続する第２セグメント１５２とに分けることができ、第１セグメント１５１および第２セグメント１５２の材料は、金属、多結晶および酸化インジウムスズのうちの１つから選択される。別の実施形態では、図５Ｂに示すように、接続ワイヤ１５は、集積回路チップエリア（ＩＣエリア）を接続する第１セグメントと、テストコントロールエリアなどの非集積回路チップエリア（非ＩＣエリア）を接続する第２セグメント１５２と、第１セグメント１５１と第２セグメント１５２との間の第３セグメント１５３とに分けることができ、第１セグメント１５１および第２セグメント１５２の材料は、金属から選択され、第３セグメント１５３の材料は、多結晶および酸化インジウムスズのうちの１つから選択される。

本開示の一実施形態におけるマイクロ集積回路の大規模テスト方法のフローチャートを示す図６Ａ～図６Ｂを参照されたい。図６Ａに示すように、大規模テスト方法は、ステップＳ１として、スクライブライン２３上に第１テストエリア１０１を形成し、本実施形態では、第１テストエリア１０１は、第１スクライブライン２３１および第３スクライブライン２３３上に形成され、第１テストエリア１０１は、第１スクライブライン２３１上に形成されたテストパッド１１と、第３スクライブライン２３３上に形成された複数の読出パッド１４とを含む；ステップＳ２として、スクライブライン２３上に複数のテストコントローラ１３を形成し、本実施形態では、テストコントローラ１３は、第１スクライブライン２３１および第２スクライブライン２３２上に形成される；ステップＳ３として、プローブ３０を用いて、第１テストエリア１０１に接触させ、複数の集積回路チップの列をテストする；ステップＳ４として、複数のテストコントローラ１３の各々によって、複数の集積回路チップの列の各々を列ごとにテストし、プローブ３０は、第１テストエリア１０１に１回だけ接触する；ステップＳ５として、読出パッド１４によって、複数の集積回路チップの列の各々のテスト結果を列ごとに読み出す；ステップＳ６（図６Ｂも参照されたい）として、読出パッド１４によって、第１フレーム２１１のテスト結果を読み出した後、プローブ３０を第１フレーム２１１から第２フレーム２１２の第２テストエリア１０２に移動させ、プローブ３０は第２フレーム２１２の複数の集積回路チップ２２をテストするための第２テストエリア１０２に接触し、プローブ３０は第２テストエリア１０２に１回だけ接触する。

ステップＳ３を参照されたい。このステップでは、プローブ３０を用いて、電源パッド１１１、信号パッド１１３、デジタルパッド１１３、グランドパッド１１４、読出パッド１４に接触させながら集積回路チップの列をテストし、プローブ３０が第１テストエリア１０１に接触した後、テストコントローラ１３の各々が、ビルトインセルフテストによって各集積回路チップ２２のテスト対象となる内部回路を活性化させる。

ステップＳ５を参照されたい。このステップでは、読出パッド１４が集積回路チップの列の各々に結合され、読出パッド１４の各々は、集積回路チップの列の各々にある集積回路チップ２２の各々の１つに結合される。

以上によれば、本開示では、マイクロ集積回路（ｍｉｃｒｏ－ＩＣ）の大規模テストシステムおよび方法が提供される。ウエハのスクライブライン上にテストパッドおよび集積回路システムを配置することにより、テスト装置のコストを削減することができ、大規模テスト方法により、プローブは、各フレーム内の全ての集積回路チップに接触するのではなく、各フレーム内のテストエリアに１回接触するだけで、各フレーム内の全ての集積回路チップを列ごとにテストすることができる。そのため、各フレーム内の全ての集積回路チップをテストする時間を大幅に短縮することができ、ウェハテストの効率を向上させることができる。

Claims

複数のテストパッドおよび複数の読出パッドを含み、スクライブライン上に配置された第１テストエリアと、
前記スクライブライン上に１つずつ配置された複数のテストコントローラと、
複数の集積回路チップの列をテストするために、前記第１テストエリアに接触するように構成されたプローブと、を含み、
前記複数のテストコントローラの各々は、前記複数の集積回路チップの列の各々を列ごとにテストするように構成され、
前記プローブは、前記第１テストエリアに１回だけ接触し、
前記複数の読出パッドは、前記複数の集積回路チップの列の各々のテスト結果を列ごとに読み出すように構成されている、
基板上の複数のフレーム内の複数の集積回路チップをテストするために適用されるマイクロ集積回路の大規模テストシステム。
前記複数のテストパッドは、電源パッド、信号パッド、デジタルパッド、およびグランドパッドを含む、請求項１に記載のマイクロ集積回路の大規模テストシステム。
前記複数の読出パッドは、前記複数の集積回路チップの列の各々に結合され、前記複数の読出パッドの各々は、前記複数の集積回路チップの列の各々における集積回路チップの各々の１つに結合されている、請求項１に記載のマイクロ集積回路の大規模テストシステム。
前記電源パッド、前記信号パッド、前記デジタルパッド、および前記グランドパッドは、前記複数のテストコントローラのうち第１テストコントローラの両側に配置されるように２つのグループに分けられている、請求項２に記載のマイクロ集積回路の大規模テストシステム。
前記電源パッド、前記信号パッド、前記デジタルパッド、および前記グランドパッドは、前記複数のテストコントローラのうち第１テストコントローラの同じ側に配置されている、請求項２に記載のマイクロ集積回路の大規模テストシステム。
前記複数のテストコントローラの各々は、前記複数の集積回路チップの列の各々の１つの集積回路チップを同時にテストする、請求項１に記載のマイクロ集積回路の大規模テストシステム。
前記複数のテストコントローラの各々は、前記複数の集積回路チップの列の各々の１つの集積回路チップを順次テストするように構成されている、請求項１に記載のマイクロ集積回路の大規模テストシステム。
前記複数の読出パッドが第１フレームのテスト結果を読み出した後、前記プローブは前記第１フレームから第２フレームの第２テストエリアに移動するように構成され、前記プローブは第２フレームの前記複数の集積回路チップをテストするために第２テストエリアに接触し、前記プローブは前記第２テストエリアに１回だけ接触する、請求項１に記載のマイクロ集積回路の大規模テストシステム。
前記プローブが前記第１テストエリアに接触した後、前記複数のテストコントローラの各々は、ビルトインセルフテストによって各集積回路チップのテスト対象となる内部回路を活性化するように構成されている、請求項１に記載のマイクロ集積回路の大規模テストシステム。
前記複数のテストコントローラの各々は、ロジックコントローラおよび複数のシフトレジスタを含み、前記ロジックコントローラは前記複数のシフトレジスタに結合され、前記複数のシフトレジスタの各々は対応する集積回路チップに結合されている、請求項１に記載のマイクロ集積回路の大規模テストシステム。
前記複数のテストコントローラの各々は、ロジックコントローラ、複数のドライバ、およびシフトレジスタを含み、前記ロジックコントローラは、前記複数のドライバおよび前記シフトレジスタに結合され、前記複数のドライバの各々は、対応する集積回路チップに結合され、前記シフトレジスタは、次の列のテストコントローラに結合される、請求項１に記載のマイクロ集積回路の大規模テストシステム。
前記複数のテストコントローラの各々と前記複数の集積回路チップの列の各々との間の接続ワイヤの材料は、金属、多結晶および酸化インジウムスズからなる群から選択される、請求項１に記載のマイクロ集積回路の大規模テストシステム。
スクライブライン上に第１テストエリアを形成するステップであって、該第１テストエリアは、複数のテストパッドおよび複数の読出パッドを含むステップと、
前記スクライブライン上に複数のテストコントローラを形成するステップと、
プローブを用いて第１テストエリアに接触させ、複数の集積回路チップの列をテストするステップと、
前記複数のテストコントローラの各々によって、前記複数の集積回路チップの列の各々を列ごとにテストするステップと、
複数の読出パッドによって、複数の集積回路チップの列の各々のテスト結果を列ごとに読み出すステップと、を含み、
前記プローブは、前記第１テストエリアに１回だけ接触する、
基板上の複数のフレーム内の複数の集積回路チップをテストするために適用されるマイクロ集積回路の大規模テスト方法。
前記複数のテストパッドは、電源パッド、信号パッド、デジタルパッドおよびグランドパッドを含む、請求項１３に記載のマイクロ集積回路の大規模テスト方法。
前記複数の読出パッドは、前記複数の集積回路チップの列の各々に結合され、前記複数の読出パッドの各々は、前記複数の集積回路チップの列の各々における集積回路チップの各々の１つに結合されている、請求項１３に記載のマイクロ集積回路の大規模テスト方法。
前記複数のテストコントローラの各々は、前記複数の集積回路チップの列の各々の１つの集積回路チップを同時にテストする、請求項１３に記載のマイクロ集積回路の大規模テスト方法。
前記複数のテストコントローラの各々は、前記複数の集積回路チップの列の各々の１つの集積回路チップを順次テストするように構成されている、請求項１３に記載のマイクロ集積回路の大規模テスト方法。
前記プローブが前記第１テストエリアに接触した後、前記複数のテストコントローラの各々は、ビルトインセルフテストによって各集積回路チップのテスト対象となる内部回路を活性化するように構成されている、請求項１３に記載のマイクロ集積回路の大規模テスト方法。
前記複数の読出パッドが第１フレームのテスト結果を読み出した後、前記プローブを前記第１フレームから第２フレームの第２テストエリアに移動させ、前記プローブは前記第２フレームの前記複数の集積回路チップをテストするために第２テストエリアに接触し、前記プローブは第２テストエリアに１回だけ接触する、請求項１３に記載のマイクロ集積回路の大規模テスト方法。