KR100313185B1 - 집적 회로 소자의 전기적 액세스 및 상호 접속 방법과 그 장치 - Google Patents

집적 회로 소자의 전기적 액세스 및 상호 접속 방법과 그 장치 Download PDF

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Abstract

본 발명은 수동형 전기적 네트워크를 이용하여 집적 회로 소자를 웨이퍼 레벨 테스트하는 방법과 장치를 제공한다. 본 발명에 따라 다수의 집적 회로 소자가 제조 공정에서 반도체 웨이퍼 상에 형성된다. 웨이퍼 상에 집적 회로 소자를 제조하는 공정의 일부분으로서 그리고 그 공정 동안에 도전성 트레이스(trace), 도전성 띠(strap), 테스트 패드(pad)들이 그렇지 않았더라면 비어 있을 웨이퍼의 비점유 영역 상에 침착된다. 이러한 비점유 영역은 웨이퍼의 주변 영역 및 인접한 집적 회로 소자를 분리시키는 커프 영역을 포함한다. 도전성 트레이스는 인접한 집적 회로 소자 사이의 커프 영역으로 한정되는 도전성 네트워크를 형성한다. 도전성 띠를 사용하여 전략적으로 도전성 트레이스를 상호 접속하고 그 트레이스를 집적 회로 소자 상의 입력/출력 컨택트에 접속한다. 테스트 패드가 웨이퍼의 미사용 주변 영역 상에 형성되고, 도전성 트레이스 네트워크에 전기적으로 접속된다. 이렇게 함으로써 집적 회로 소자가 웨이퍼로부터 절단되기 전에 집적 회로 소자를 테스트할 수 있는 온 웨이퍼(on-wafer) 전기 테스트 구조물을 형성한다.

Description

집적 회로 소자의 전기적 액세스 및 상호 접속 방법과 그 장치{METHOD AND SYSTEM FOR TESTING INTEGRATED CIRCUIT DEVICES AT THE WAFER LEVEL}
1. 기술적 배경
본 발명은 집적 회로 소자를 웨이퍼 레벨 테스트하는 수동형 전기적 테스트 구조물을 제공하는 방법과 장치에 관한 것이다. 구체적으로, 본 발명은 소자의 기능성을 전 웨이퍼에 걸쳐 효율적이며 비용을 줄이는 방식으로 테스트하도록 집적 회로 소자를 상호 접속하는 방법과 장치에 관한 것이다. 보다 구체적으로, 본 발명은 집적 회로 소자의 잇달아 있는 행과 열을 분리시키는 웨이퍼의 비점유 영역(이하 커프 영역이라 지칭함)을 다수의 집적 회로 소자의 입력/출력 컨택트를 전기적으로 액세스하고 상호 접속하는 수송 영역으로 사용하는 방법과 장치에 관한 것이다. 보다 더 구체적으로, 본 발명은 웨이퍼의 커프 영역 내에 도전성 트레이스의 직각 그리드를 형성함으로써 제조물 소자에서 이용할 수 있는 웨이퍼 표면 영역의 양을 감소시키지 않는 신뢰할 만하고 효율적인 테스트 구조를 제공하는 웨이퍼 레벨 집적 회로 소자 테스트에 대한 방법과 장치에 관한 것이다.
2. 종래 기술
반도체 웨이퍼(이하 웨이퍼라 지칭함) 상의 각 집적 회로 소자(이하 소자라 지칭함)를 기계적으로 탐침하여 전기적 테스트를 실행하는 것은 비용이 많이 들고 속도도 느리다. 매우 정확한 X, Y, Z 공간 위치가 필요하고 매우 작은 형상 소자의 입력/출력 주변 또는 영역 어레이 탐침 패드는 매우 정교한 형상의 정밀 탐침을 필요로 하여 신뢰할 만한 전기적 컨택트를 매우 어렵게 한다. 이렇게 어렵고 느린 탐침 공정은 소자 제조 테스트 비용에 크게 기여한다. 불완전한 테스트 탐침 컨택트는 결함없는 소자를 테스트 받는 동안에 결함이 있는 것으로 표시하여 폐기시키므로 수율을 떨어뜨릴 수 있다. 또한, 통상 소자 입력/출력 수로 알려져 있는 소자 입력/출력 접속의 개수가 증가하고, 소자 동작 빈도수가 증가하며, 전력 소비가 증가함에 따라, 기계적 탐침의 물리적이고 전기적인 한계가 소자 입력/출력 수, 테스트 빈도수, 최대 소자 전력의 가능한 범위를 제한하게 될 것이다.
이들 문제와 관련하여, 테스트 완성도를 유지하면서 물리적으로 접촉되어야 하는 입력/출력 패드의 개수를 줄이는 소자 테스트 방법을 제공하는 집적 회로 소자를 설계하는 것이 점점 중요해지고 있다. 경계 주사 테스트 설계로 알려져 있는 이러한 설계 구조 중 하나가 전체로서 본 명세서에 참조로서 인용되는 알. 더블유. 바셋(R.W.Basset) 등에 의한 IBM. J. Res. Develop. Vol. 34, No. 2/3, 1990년 3/5월자의 'Boundary Scan Design Principles for Efficient LSSD ASIC Testing'에 기술되어 있다. 경계 주사 테스트는 다수의 쉬프트 레지스터 래치(shift register latch: SRL)가 직렬로 연속되어 있는 설계를 사용한다. 테스트 모드에서는, 테스트될 소자의 입력/출력 주변에 있는 SRL 내에서 또는 SRL로부터 데이터를 직렬로 주사할 수 있다. 간략하게 테스트 공정은 연속되어 있는 SRL로부터 기능성 회로로 알려져 있는 데이터 순서(sequence)를 입력하고, 그 결과를 저장하며, 저장된 값을 SRL로부터 쉬프트시키는 것이다.
비록 이러한 테스트가 내부 소자 회로의 기능성을 실증한다 할지라도, 경계 주사 테스트와 연관된 문제점은 이러한 테스트로는 외부 입력/출력 패드 구조 전체를 완전하게 테스트할 수 없다는 것이다. 이러한 문제를 극복하기 위한 발명이 1998년 7월 28일자로 왈더(Walther), 다스굽타(Dasgupta), 스리키쉬난(Srikishnan) 등에 등록 허여된 미국 특허 제 5,787,098호 'Complete Chip I/O Test Through Low Contact Testing Using Enhanced Boundary Scan'에 개시되어 있다. 이 발명은 솔더 볼 입력/출력 패드 전체를 평가하는 방법을 기술하며 전체로서 본 명세서에 참조로서 인용된다.
전술한 것을 기반으로 집적 회로 소자의 웨이퍼 레벨 테스트용으로 기계적 탐침을 사용할 필요성을 줄이거나 아예 없애기 위해 웨이퍼 상의 집적 회로 소자사이에 전기적 상호 접속 네트워크를 사용하는 방법과 장치에 대한 필요성이 있음을 이해할 것이다. 다수의 집적 회로 소자의 입력/출력 컨택트를 동시에 전기적 액세스하여 다수의 집적 회로 소자를 웨이퍼 레벨에서 아주 효율적이고 효과적으로 테스트하는 수단을 제공함으로써 이러한 방법과 장치가 유용하게 될 것이다.
본 발명의 목적은 집적 회로를 웨이퍼 레벨 테스트하기 위한 수동형 전기적 테스트 구조를 제공하는 것이다.
본 발명의 또다른 목적은 효율적이고 비용효과적으로 소자 기능성을 웨이퍼 전체에 걸쳐 테스트하도록 집적 회로 소자를 상호 접속하는 방법과 장치에 관한 것이다.
본 발명의 또다른 목적은 웨이퍼의 커프 영역을 다수의 집적 회로 소자의 입력/출력 컨택트를 전기적으로 액세스하고 상호 접속하는 수송 영역으로 사용하는 방법과 장치에 관한 것이다.
본 발명의 또다른 목적은 도전성 트레이스의 직각 그리드가 웨이퍼의 커프 영역 내에 형성되어 있어서 제조물 소자에서 이용할 수 있는 웨이퍼 표면 영역의 양을 감소시키지 않는 신뢰할 만한 효율적인 테스트 구조를 제공하는 웨이퍼 레벨 집적 회로 소자 테스트 방법 및 장치를 제공하는 것이다.
전술한 목적 및 상이한 목적이 후술하는 바와 같이 달성된다. 집적 회로 소자를 웨이퍼 레벨 테스트하는 수동형 전기적 네트워크를 사용하는 방법과 장치를개시한다. 본 발명에 따라 다수의 집적 회로 소자가 제조 공정에서 반도체 웨이퍼 상에 형성된다. 집적 회로 소자가 웨이퍼 상에 제조되는 공정 동안에 그리고 그 공정의 일부분으로서, 도전성 트레이스, 도전성 띠, 테스트 패드가 그렇지 않았으면 비어 있게될 웨이퍼의 비점유 영역 상에 침착된다. 이러한 비점유 영역은 웨이퍼 주변 영역 및 인접한 집적 회로 소자를 분리시키는 커프 영역을 포함한다. 도전성 트레이스는 인접한 집적 회로 소자 사이의 커프 영역에 한정되는 도전성 네트워크를 형성한다. 도전성 띠를 사용하여 도전성 트레이스를 전략적으로 상호 접속하고 또한 트레이스를 집적 회로 소자 상에 있는 입력/출력 컨택트에 접속한다. 테스트 패드가 웨이퍼의 사용되지 않은 주변 영역 상에 형성되고, 도전성 트레이스 네트워크에 전기적으로 접속된다. 이렇게 함으로써 집적 회로 소자가 웨이퍼로부터 절단되기 전에 테스트 받을 수 있는 온 웨이퍼(on-wafer) 전기적 테스트 구조가 형성된다.
도 1은 본 발명의 바람직한 실시예에 따라 집적 회로 소자의 모든 소자 또는 서브셋(행 또는 열)에 의해 공급되거나 공급하는 대규모 형상 테스트 패드가 위치하는 방법과 웨이퍼의 개념적인 배치를 도시한 도면,
도 2는 본 발명의 바람직한 일 실시예에 따라 웨이퍼 내의 m×n 집적 회로 소자 어레이 중에서 2×2 집적 회로 소자 매트릭스를 도시한 도면,
도 3a는 본 발명의 바람직한 실시예에 따른 전형적인 웨이퍼 레벨 지도를 도시한 도면,
도 3b는 집적 회로 소자에 바로 인접한 커프 영역의 상세도 일부를 도시한 도면,
도 4는 웨이퍼 레벨 테스트 구조 발명의 바람직한 실시예에 따른 웨이퍼의 확대 영역을 도시한 도면,
도 5는 본 발명의 바람직한 실시예에 따라 상부에 도전성 트레이스가 형성되어 있는 웨이퍼 커프 영역의 확대된 부분을 도시한 도면,
도 6은 전형적인 집적 회로 소자 입력/출력 컨택트의 위치를 도시한 그래프,
도 7은 본 발명의 바람직한 실시예에 따라 웨이퍼의 주변 근처에 있는 집적 회로 소자 상호 접속 네트워크를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
140: 정렬 영역 145, 155: 커프 영역
150: 테스트 영역 160: 수평 도전성 트레이스
162, 164, 166, 168: 집적 회로 소자
180: 수직 도전성 트레이스
200, 210: 비아 220, 240: 도전성 띠
본 발명의 특징이라고 생각되는 신규한 특성이 첨부된 청구항에 기술되어 있다. 그러나 바람직한 사용 모드, 추가되는 목적, 본 발명의 장점은 물론 본 발명 그 자체는 첨부되는 도면과 함께 제시된 예시적인 실시예에 대한 후술하는 상세한 설명을 참조하여 잘 이해될 것이다.
바람직한 실시예에서 본 발명은 경계 주사 감소된 핀 테스트 기법(boundary-scan reduced pin technique) 및 전술한 미국 특허 제 5,787,098호에 개시된 개량사항과 함께 사용되고, 복잡한 테스트 설비를 더 이상 필요로 하지 않으면서 웨이퍼 레벨 테스트 동안 탐침이 소자에서 소자로 이동하는 단계 및 반복 공정도 더 이상 필요로 하지 않는 구조물을 생성하는 것은 물론 웨이퍼 레벨에서 감소된 핀 테스트를 달성하기 위해 이들 기법을 전체 웨이퍼의 테스트에 적용한다. 이렇게 개선됨에 따라 테스트 설비가 덜 복잡하게 되고 테스트 시간이 줄어들기 때문에 웨이퍼 레벨 테스트의 비용이 줄어들 것이다. 고정된 보다 큰 형상의 컨택트는 또한 공지된 웨이퍼 스테퍼(wafer stepper) 및 탐침기에 연관된 패드와 탐침 사이에 양호한 컨택트가 형성되는 데 있어서의 불확실성을 제거하고, 그에 따라 불량한 전기적 컨택트에 의한 잘못된 수율 손실을 제거할 것이다.
웨이퍼 레벨 집적 회로 소자 테스트 구조 및 이러한 구조를 형성하고 사용하는 공정을 후술한다. 이러한 구조 또는 유사한 구조를 사용하여 집적 회로 소자를 완전하게 웨이퍼 레벨 테스트할 수 있다. 도 1 및 도 2는 각각 웨이퍼의 개념적인 배치는 물론 공통 테스트 패드가 집적 회로 소자의 전부 또는 일부(행 또는 열)에 의해 공급되거나 공급하도록 위치하는 방법을 도시한다. 도 3a는 전형적인 웨이퍼 레벨 지도를 도시한다. 도 3a에 도시한 바와 같이 집적 회로 소자 사이트 사이의 분리 부분이 실제로는 전형적으로 0.3 mm 내지 0.9 mm의 폭을 갖는 커프 영역을 구성하며, 대부분의 커프 영역은 집적 회로 소자가 웨이퍼로부터 절단될 때 손실된다는 것을 주목해야 한다. 또한, 웨이퍼 주변 주위에 빗금친 부분으로 도시되고 불완전하며 사용 불가능하여 큰 형상의 테스트 패드에 대한 공간을 남기는 집적 회로 소자 사이트(124)들을 주목해야 한다. 도 4 내지 도 7은 본 발명을 실현하는 하나의 실시예를 도시한 것으로, 이 실시예에서는 개시된 테스트 구조를 구현하기에 필요한 요구된 접속은 물론 도전성 트레이스 네트워크가 웨이퍼의 커프 및 주변 영역 내에 형성되어 있다.
테스트 구조를 사용하여 집적 회로 소자를 완전하게 테스트 하는 방법과 장치를 먼저 기술하고 그 조성과 그 형성 방법을 나중에 기술한다. 도 1은 반도체 웨이퍼(10)(이하 웨이퍼(10)로 지칭함)의 사용 가능한 표면 영역의 할당을 기술하는 개략적인 평면도이다. 웨이퍼(10)의 표면 영역 대부분을 집적 회로 소자(24, 26)를 포함하는 다수의 집적 회로 소자가 차지하는 제조물 소자 영역(12)이 차지하고 있다. 커프 영역(14)과 같은 좁은 비점유 경로가 인접한 집적 회로 소자(24, 26) 사이에 위치된 커프 영역(14)으로 도시된 바와 같이 집적 회로 소자 사이에 위치한다. 웨이퍼(10)의 남아 있는 표면 영역은 웨이퍼(10)의 주변 영역 상에 제조물 소자 영역(12)의 바깥쪽으로 위치한다. 도 1에 도시한 바와 같이, 웨이퍼(10)의 주변 영역을 전원 패드(16), 접지 패드(20), 테스트 입력/출력 패드(18, 22)를 놓기 위한 장소로 편리하게 사용할 수 있다.
도 2를 참조하면, 웨이퍼 상의 집적 회로 소자의 m×n 어레이 중에서 2×2 집적 회로 소자 매트릭스(32, 34, 36, 38)에 대한 테스트 제어 구조(30)가 도시되어 있다. 도 2는 또한 소자를 테스트하기 위해 사용될 수 있는 테스트 모드 선택 라인(TMS1, TMS2)(40, 42)과 같은 공통 제어 유형에 대한 일 예를 도시한다. 소자와 소자 사이에 단차를 가질 필요가 없고 고정되어 있는 (도 7에 테스트 패드(300)으로 기술된) 웨이퍼 레벨 테스트 패드에 이들 제어가 접속된다. 테스트패드(300)가 웨이퍼의 주변 주위에 배치되고 단일 소자 상의 지그 주위에 몰려있지 않다면, 잡음 없고 신뢰할 만하며 고주파 신호를 제공하는 데 테스터 탐침 기계 공학 및 전자 공학의 복잡도가 자연히 감소할 것이다. 전원 라인(46, 48)과 접지 라인(60, 62)은 행마다 또는 열마다 공유된 그리드를 통해 모든 소자를 공급한다. 본 발명의 일 실시예에서 테스트 클럭 라인(TCK)(44)은 물론 테스트 모드 선택 라인(TMS1, TMS2)(40, 42)이 경계 주사 테스트에 대한 IEEE 1149.1 표준을 만족시키고, 후술하는 바와 같이 테스트 소자용으로 사용될 수 있다.
레벨 민감형 주사 설계(level sensitive scan design: LSSD) 클럭 및 제어(50)는 IEEE 1149.1 표준마다 적용되는 검사를 보완거나 또는 대체하기 위해 요구되는 바와 같은 주사, 빌트인 자기 테스트(built-in self test: BIST), 또는 다른 테스트를 제공하도록 내부 주사 래치의 LSSD 제어를 제공하는 입력이다. 또한 필요하다면 전체 m 열 선택 라인 중에서 두 개의 열 선택 라인(X1, X2)(52, 54)이 소자의 개별적인 열을 선택한다. 이와 유사하게, 필요하다면 전체 n 행 선택 라인 중에서 두 개의 행 선택 라인(Y1, Y2)(56, 58)이 소자의 개별적인 행을 선택한다. IEEE 1149.1 표준에 따라 집적 회로 소자를 테스트 하는 경우에 TMS 라인을 사용하여 행을 선택할 수 있다면 Y 제어가 필요하지 않을 수 있다. 테스트 데이터 입력(이러한 입력 중 TDI1, TDI2)(64, 66)은 각각 웨이퍼의 특정 열 내에 있는 모든 소자의 주사 입력을 공급한다. 이와 유사하게, 전체 열에 걸친 테스트 데이터 출력(m 개의 이러한 출력들 중 TDO1, TDO2)(68, 70)은 주어진 열의 모든 주사 출력에 의해 공급된다.
도 2에 따라 구현되는 테스트 제어 네트워크를 사용한 집적 회로 소자의 웨이퍼 레벨 테스트는 여러 가지 방법으로 실현될 수 있다. 단일 행 내에 있는 모든 소자를 동시에 테스트하기 위해서는 단지 하나의 Y 제어만을 선택하고 X 제어를 모두 사용하거나 또는 TMS 라인들을 사용하여 열마다 하나의 소자가 테스트 받을 수 있도록 한다. 그런 다음 테스트 데이터 입력(64, 66)은 테스트 데이터를 각 열에 있는 선택된 소자로 공급한다. 이와 유사하게, 테스트 데이터 출력(68, 70)은 각 열에 있는 선택된 소자로부터의 테스트 결과를 주사하여 출력한다. 이러한 테스트 제어 과정으로 인해 m 개의 소자가 동시에 검사될 수 있어서, 테스트 처리량이 m배 증가하게 될 것이다. 모든 TMS/Y 제어를 통해 순차화함으로써, 소자의 모든 행을 전체 n 단계로 테스트할 수 있다. 진단하기 위해서 단일 열 선택 라인(52 또는 54)과 단일 행 선택 라인(56 또는 58)이 동시에 활성화되어 하나의 개별 소자를 선택한 후, 그 소자를 정상적인 제조 테스트 과정보다 우수한 정밀도로 분석할 수 있다.
웨이퍼 레벨 테스트가 완료된 후, 집적 회로 소자가 웨이퍼로부터 절단되고 커프 영역 내에 위치한 테스트 제어 라인이 제거된다. 각 집적 회로 소자에 부착되어 남아 있는 테스트 제어 라인의 일부분들은 더 이상 테스트 패드에 접속되지 않고 소자 성능에 대한 잠재적 간섭 원인을 제공한다. 이러한 어설픈 마무리로 인해 소자 기능성이 훼손되는 것을 방지하기 위해, 처음부터 테스트 네트워크는 궁극적으로 전원 또는 접지에 접속되거나 그렇지 않으면 설계의 정상적인 논리적 기능성에 잡음 또는 간섭이 생기지 않도록 제어될 수 있는 정규 소자 입력/출력 컨택트에 제어 라인을 접속하도록 설계된다. 이와는 달리 테스트 패드에 의해 공급되거나 공급하는 회로는 이들 네트워크가 정상적인 소자 동작과 간섭하지 않도록 설계될 수 있다.
수동형 전기적 테스트 구조 배치와 그 구조 배치를 형성하는 일련의 공정을 도 3a 내지 도 7을 참조하여 후술한다. 본 명세서에서 기술한 공정 단계는 통상적인 웨이퍼 공정 단계와 최소한의 차이점을 갖도록 선택되었다. 후술하는 바와 같이, 전술한 테스트 구조는 다수의 집적 회로 소자의 입력/출력 컨택트가 웨이퍼 커프 영역 내에 형성된 도전성 트레이스를 사용하여 상호 접속되는 네트워크 기법을 사용한다. 이 네트워크 기법을 통해 제조물 소자에서 사용할 수 있는 최대 웨이퍼 표면 영역을 유지하면서 다수의 집적 회로 소자에 대한 웨이퍼 레벨 테스트를 동시에 수행할 수 있다.
도 3a에 대한 웨이퍼 지도에서 직각 블럭은 각각 커프 영역(122)에 의해 서로 인접하게 되는 (예를 들어 DRAM과 같은) 집적 회로 소자(120)을 나타낸다. x-y 좌표는 편의상 도 3a 내의 웨이퍼(10) 상에 중첩되어 있다. 집적 회로 소자(120)는 그 양측면이 x 및 y 방향에 평행하게 된다. 웨이퍼 노취(wafer notch)(130)는 y 방향으로 향하고 있다.
현 세대의 집적 회로 소자는 다중 배선을 사용하여 내부 소자 회로를 소자의 표면 상에 있는 단자(단자 비아 또는 본딩 패드)에 접속한다. 내부 소자 상호 접속은 전형적으로 Al-Cu로 만들어진 배선 레벨은 갖고, 이들 배선 레벨은 얇은 절연체 박막에 의해 분리되어 있다. 다른 기법에서 Al-Cu 라인 대신에 구리 라인을 사용할 수도 있다. 절연체에서 비아와 배선 패턴은 스테퍼(stepper)와 망선(reticle)을 사용하여 투사 리소그래피(projection lithography)(예를 들어 5X)에 의해 정의된다. 대개 각각의 소자는 한 번에 하나씩 개별적으로 노출된다.
전형적으로 1X 마스크 리소그래피 과정을 사용하여 소자 단자를 형성함으로써 소자 제조가 종료된다. 1X 리소그래피의 장점은 전체 웨이퍼를 한번에 노출시킴으로써 비용을 줄인다는 것이다. 소자 단자는 와이어 본딩 또는 IBM의 제어 붕괴 칩 솔더 볼 접속(controlled collapse chip solder ball connection)(C4)을 사용하여 프린트 회로(printed circuit: PC) 보드에 적합하게 접속하도록 설계된다. 마이크로프로세서 또는 응용 주문형 집적 회로(application specific integrated circuit: ASIC)와 같은 대부분의 반도체 집적 회로 제조물은 직사각형의 크기를 제외하고는 도 3a에 도시한 것과 유사한 웨이퍼 지도를 갖는다.
도 3b는 각 레벨에서 제조물과 함께 노출되는 커프 망선 패턴(kerf reticle pattern)(142)의 상세도 일부를 도시한다. 전술한 바와 같이 커프 영역은 일반적으로 인접한 집적 회로 소자 사이트를 분리시키면서 소자가 웨이퍼로부터 절단되는 때에 궁극적으로 파괴되는 좁은 다이싱 라인(dicing line)으로 정의된다. 커프 영역은 대개 테스트 구조, 리소그래피 및 다이싱 표시 등을 포함하는 다수의 기능적 영역을 포함한다. 도 3b는 정렬 보조 수단(alignment aid), 임계 치수(critical dimension: CD) 측정 사이트 등과 같은 리소그래피 표시를 포함하면서 각 소자 사이트(144)의 두 경계를 따라 위치하고 있는 기능적 커프 영역(140)을 도시한다.
도 4 및 도 5는 상부에 집적 회로 소자(162, 164, 166, 168)가 위치하는 웨이퍼(도시되지 않음)의 일부에 대한 확대도를 도시한다. 수평 도전성 트레이스(160)와 수직 도전성 트레이스(180)가 각각 도시된 x 방향 및 y 방향으로 커프 영역(145, 155)의 정렬 영역(140) 또는 테스트 영역(150)의 바깥쪽으로 정렬된다. 도 4 및 도 5에서 도전성 트레이스(160, 180)의 치수는 테스트 및 정렬 영역(140, 150)에 비해 확대되어 있다. 실제로 도전성 트레이스(160, 180)의 각 그룹이 차지하는 영역은 테스트 및 정렬 영역(140, 150)보다 좁을 것이다. 그러므로, 도전성 트레이스(160, 180)가 테스트 및 정렬 영역(140, 150)의 바깥쪽에 위치한다고 기술하였지만, 설계 배치에 의해 바람직한 경우라면 용이하게 집적 회로 소자(162, 164, 166, 168) 각각에 바로 인접하도록 위치할 수 있다.
입력/출력 신호를 반송하기 위해 사용되는 도전성 트레이스(180)는 5 μm의 폭과 10μm의 피치를 갖도록 설계될 수 있으므로, 5 트레이스를 수용하기 위해서는 대략 50μm의 공간이 필요할 것이다. 그러므로 각 소자의 양 측면에 5 개의 트레이스를 수용하기 위해서는 0.1 mm(100μm) 보다 작은 공간이 필요할 것이고, 그 공간은 전형적으로 0.3 mm 내지 0.9 mm의 폭을 갖는 커프 영역(155) 내에 용이하게 수용될 것이다. 도전성 트레이스(160)는 테스트 받을 소자에 전원과 접지를 제공하는 데 사용되기 때문에, 그 도전성 트레이스는 신호 반송 도전성 트레이스(180)에 사용되는 것보다 넓은 도전체를 갖도록 설계될 수도 있다. 예를 들어, 각각 10μm의 폭을 갖고, 5μm의 간격으로 떨어져 있으며, 두 경계 사이에서 분리되는 4 개의 도전성 트레이스로 이루어진 배선 트랙은 기껏해야 0.1mm 의 폭을 차지할 것이다. 필요하다면 도전성 트레이스(160)를 넓게 하여 고전류를 수용할 수 있다.그러나 비교적 짧은 듀티 사이클(duty cycle)을 갖기 때문에, 도전성 트레이스(160)는 대개 제조물 소자에서 사용되는 유사한 크기의 도전성 트레이스보다 훨씬 많은 전류가 흐를 수 있게 설계될 수 있다.
후술하는 설명에 대한 참조로서, 집적 회로 소자는 프린트 회로 보드 또는 다른 적합한 기판에 소자를 접속시키는 단자 금속층을 갖고, 단자 금속 하부에 배선 레벨이 최종 금속으로 지칭된다고 가정한다. 단자 금속을 갖지 않는 소자인 경우에 테스트 구조를 생성하기 위해 마지막 두 금속화층(또는 배선 스텝)이 사용될 것이다.
도 4 및 도 5를 다시 참조하면, 도전성 트레이스(160, 180)는 최종 금속 레벨이 규정됨과 동시에 형성되고, 그 레벨에서 사용된 금속(예를 들어, Al-Cu 또는 Cu)과 동일한 금속으로 제조된다. 도전성 트레이스(160, 180)는 커프 영역(145, 155)의 확대도에 도시한 바와 같이 스테퍼의 노출 영역 내에 포함된다. 도전성 트레이스(160, 180)의 패턴은 의도적으로 능동 소자 영역의 바깥쪽에 위치하고, 대부분이 소자가 호스트 웨이퍼로부터 절단될 때 파괴되는 커프 영역의 내부에 그 패턴 전체가 위치하도록 설계되어야 한다. 도전성 트레이스(160, 180)의 임의 부분이 유지되어 있으면, 노출된 Al 또는 Cu 트레이스 재료가 커프 영역과 격리되어, 집적 회로 금속화의 신뢰성에 영향을 미치지 않을 것이다. 점선(190)은 인접한 소자/커프 영역 사이에 중앙 가상 경계를 도시하고 있다. 각 트레이스는 인접한 소자/커프 영역과 교차하지 않게 수 마이크론(5 내지 50μm) 떨어져 있다.
제조물 소자 내에 배선 패턴을 규정하기 위해 사용되는 습식 또는 건식 에칭공정 또는 대머신 화학/기계적 연마 공정과 같은 공정과 동일한 공정동안에 도전성 트레이스(160, 180)에 대한 패턴이 형성된다. 몇 가지 유형의 제조물에 대해 이 레벨에서 배선 패턴이 1X 마스크에 의해 형성되면 도전성 트레이스(160, 180)가 1X 마스크를 사용하여 형성된다.
도전성 트레이스(160, 180)에 대한 패턴과 집적 회로 배선이 형성되는 마지막 금속 패터닝 단계 이후에, 대개 플라즈마 증착 실리콘 이산화물이거나 때때로 폴리이미드와 같은 유기 절연체인 절연체(도 4 및 도 5에 도시되지 않음)로 전체 도전체 패턴이 엔캡슐레이션된다. 절연체는 잠재적인 부식성 습기를 차단하는 것은 물론 긁힘 방지 코팅으로도 작용한다.
절연층을 침착한 다음에 2 세트의 비아(200, 210)가 절연층 내에 형성된다. 도 5에 도시한 실시예에서는, 소자의 행 및 열을 따라 연속적이지만 별개인 도전 경로가 짧은 도전성 띠(220)를 사용하여 형성될 수 있도록 분할된 도전성 트레이스(160, 180)의 말단 근처에 비아(200)를 형성한다. 이런 식으로, 도전성 트레이스(160)의 모든 연속적인 세그먼트(segment)들이 전기적으로 접속되고, 도전성 트레이스(180)의 모든 연속적인 세그먼트들이 전기적으로 접속된다. 이에 따라, 도전성 경로(160, 180)는 도시된 x 방향 및 y 방향으로 연속된 도전 경로를 갖는 직각 도전성 네트워크를 형성한다. 도 4는 본 발명의 또다른 실시예를 도시하는데, 그 실시예에서 도전성 트레이스(180)가 y방향으로 연속적인 도전 경로로서 증착된다. 그러므로 x 방향으로 뻗어 있는 도전성 트레이스(160)의 연속된 세그먼트만을 접속하기 위하여 비아(200)와 도전성 띠(220)가 사용된다. 도 4 및 도 5에도시한 바와 같이, 도전성 띠(240)를 사용하여 적절한 입력/출력 컨택트 위치에서 도전성 트레이스(160, 180)를 집적 회로 소자(162, 164, 166, 168)에 전기적으로 접속하는 컨택트 지점을 비아(210)가 제공한다.
비아(200, 210)는 모두 동일한 방식에 따라 설계되고, 원하는 경사 벽 특성을 얻기 위하여 완전하게 분리되면서 습식 또는 건식 에칭될 수 있다. 본 발명의 일 실시예에서 부식당하지 않고 소자 상에 계속하여 노출될 수 있는 금속을 사용하여 도전성 띠(220, 240)가 형성되며, 바람직하게는 Cr-Cu-Cr층, Ti/Pd/Au층 또는 Cr-Ni-Au층과 같은 와이어 본딩 또는 솔더링(soldering) 단자를 형성하는 데 사용된 재료와 동일한 재료를 사용하여 형성된다. 이들 띠는 대개 단자를 패턴하는 데 사용된 마스크와 동일한 마스크인 1X 마스크를 사용하여 규정된다. 띠를 동시에 규정하는 데 단자 공정이 유리하게 사용될 수 없으면, 또다른 1X 마스크 레벨을 추가로 사용하여 이들 띠를 규정할 수 있다. 도전성 띠(240)가 최종 금속층 상에 위치하는 것으로 기술되지만, 당업자라면 최종 금속층 하부에 증착되는 배선층을 사용하여 도전성 트레이스(160, 180)와 입력/출력 컨택트(235) 사이의 층 사이의 비아를 통하여 접속을 형성할 수도 있다는 것을 이해할 것이다.
도 6은 도전성 띠(240)가 입력/출력 컨택트(235)에 접속하는 방법을 도시하는 전형적인 집적 회로 소자의 개략적인 도면이다. 본 발명의 일 실시예에서 소자(250)에 한 세트의 더미 패드(245)가 추가된다. 소자(250)의 더 낮은 영역에 도시한 바와 같이 더미 패드(245)는 각각 각각의 입력/출력 컨택트(235)에 접속된다. 본 발명의 이러한 변형에서 도전성 띠(240)가 더미 패드(245)에 접속되고, 이에따라 다른 단자 접속을 위해 소자 입력/출력 컨택트(235)의 표면을 깨끗하게 유지할 필요가 있다.
도 7은 본 발명의 일 실시예에 대한 반도체 웨이퍼(100)의 주변 근처에 있는 테스트 구조를 상세하게 도시한다. 이 실시예에서 웨이퍼(100)가 8×8 어레이 내에 64 소자를 갖고 각 소자에 대해 10 개의 신호 트레이스와 4 개의 전원/접지 트레이스가 필요하다면, 테스트 신호를 공급하기 위해 y방향으로 모두 80 개의 도전성 트레이스(180)가 형성되고, 전원 및 접지를 제공하기 위해 x 방향으로 32 개의 도전성 트레이스(160)가 형성된다. 도전성 띠(280)를 사용하여 도전성 트레이스(180)가 웨이퍼(100)의 주변 근처에 있는 테스트 패드(300)에 접속된다. 당업자라면 비록 첨부된 도면에 도시하지 않았지만 테스트 소자가 테스트 패드(300)에 접속되어 웨이퍼 레벨 집적 회로 테스트에 대한 입력 테스트 신호를 제공할 수 있다는 것을 이해할 것이다. 당업자라면 오프 웨이퍼(off-wafer) 수신 소자가 테스트 패드(300)에 접속되어 출력 테스트 결과를 수신할 수 있다는 것을 이해할 것이다.
도전성 트레이스(180)는 필요하다면 그들의 절반이 웨이퍼의 한쪽 말단에서 종료되고 다른 쪽 절반이 그 반대쪽 말단에서 종료되도록 분할될 수 있다. 비록 도 7에 도시하지 않았지만 테스트 패드(300)과 유사한 테스트 패드는 웨이퍼(100)의 왼쪽 및 오른쪽 절반 상에 위치하고, 도전성 띠(280)와 유사한 도전성 띠를 사용하여 도전성 트레이스(160)에 접속된다. 도전성 띠(280)와 테스트 패드(300)에 대한 패턴은 동시에 형성되고, 띠(220, 240)에 대한 마스크와 동일한 마스크를 사용한다.
반도체 웨이퍼(100)의 주변 주위에서 테스트 패드(300)는 고유한 신호 및/또는 전원을 행(y 방향)에 있는 한 세트의 소자로 보내거나 또는 고유한 신호 및/또는 전원을 열(x 방향)에 있는 한 세트의 소자로 보낼 수 있다. 그러므로, 선택된 행과 열의 교차점에 위치하는 단 하나의 소자만이 테스트받을 수 있거나, 전체 행이 테스트 받을 수 있거나, 전체 열이 테스트 받을 수 있거나 또는 필요하다면 전체 소자가 동시에 테스트 받을 수 있다.
본 발명을 바람직한 실시예를 참조하여 기술한 바와 같이 특정하여 도시하였지만, 당업자라면 본 발명의 사상과 범주를 벗어나지 않고 바람직한 실시예에 형성될 수 있는 형상과 상세한 설명을 다양하게 변화시킬 수 있다는 것을 이해할 것이다. 그러므로, 첨부된 청구항에 규정된 바와 같이 본 발명의 사상과 범주를 벗어나지 않고 이러한 변형을 할 수 있다는 점을 고려해야 한다.
본 발명에 의해 웨이퍼 상에 집적 회로 소자를 제조하는 공정 동안에 도전성 트레이스(trace), 도전성 띠(strap), 테스트 패드(pad)들을 웨이퍼의 비점유 영역 상에 침착시킴으로써, 집적 회로 소자가 이용할 수 있는 웨이퍼 표면 영역의 양을 감소시키지 않으면서 집적 회로 소자가 웨이퍼로부터 절단되기 전에 집적 회로 소자가 테스트 받을 수 있도록 한다.

Claims (16)

  1. 웨이퍼 레벨(wafer level)에서 다수의 집적 회로 소자를 전기적으로 액세스(access)하고 상호 접속하여 상기 집적 회로 소자에 대한 웨이퍼 레벨 테스트를 수행하는 방법에 있어서,
    하나의 제조 공정을 사용하여 반도체 웨이퍼 상에 다수의 집적 회로 소자를 형성하는 단계와,
    상기 제조 공정 동안에 상기 반도체 웨이퍼의 커프 영역(kerf region) 상에 하나 이상의 도전성 트레이스(trace)를 침착하는 단계와,
    상기 제조 공정 동안에 상기 집적 소자 중 하나 이상의 집적 소자의 입력/출력 컨택트를 상기 도정성 네트워크 내에 있는 상기 도전성 트레이스의 하나 이상의 도전성 트레이스에 접속하는 도전성 띠를 침착하는 단계와,
    상기 제조 공정 동안에 상기 반도체 웨이퍼의 미사용 주변 영역 상에 테스트 패드를 형성하는 단계와,
    상기 다수의 집적 회로 소자가 테스트될 수 있도록, 상기 제조 공정 동안에 상기 도전성 트레이스 각각을 상기 테스트 패드 중 하나 이상의 테스트 패드에 접속하는 도전성 띠를 침착하는 단계를 포함하는
    집적 회로 소자의 전기적 액세스 및 상호 접속 방법.
  2. 제 1 항에 있어서,
    상기 도전성 네트워크가 상기 집적 회로 소자 각각을 둘러싸는 커프 영역 내에 상기 집적 회로 소자 사이에 도전성 트레이스의 직각 그리드를 형성하는
    집적 회로 소자의 전기적 액세스 및 상호 접속 방법.
  3. 제 1 항에 있어서,
    입력 테스트 신호와 전원을 상기 집적 회로 소자의 상기 입력/출력 컨택트에 제공하기 위해 적어도 하나의 테스트 소자를 상기 테스트 패드에 전기적으로 접속하는 단계를 더 포함하는
    집적 회로 소자의 전기적 액세스 및 상호 접속 방법.
  4. 제 1 항에 있어서,
    상기 집적 회로 소자의 상기 입력/출력 컨택트로부터 출력 신호를 수신하고 기록하기 위해 적어도 하나의 오프 웨이퍼(off-wafer) 수신 소자를 상기 테스트 패드에 전기적으로 접속하는 단계를 더 포함하는
    집적 회로 소자의 전기적 액세스 및 상호 접속 방법.
  5. 제 1 항에 있어서,
    모드 선택 라인을 이용하여 상기 집적 회로 소자의 행과 열을 포함하는 상기 집적 회로 소자의 서브셋(subset)을 선택적으로 액세스하는 단계를 더 포함하는
    집적 회로 소자의 전기적 액세스 및 상호 접속 방법.
  6. 제 1 항에 있어서,
    상기 도전성 네트워크를 형성하는 상기 도전성 트레이스가 모두 상기 제조 공정동안에 동일한 금속화층에 침착되는
    집적 회로 소자의 전기적 액세스 및 상호 접속 방법.
  7. 제 1 항에 있어서,
    상기 도전성 띠가 모두 상기 제조 공정동안에 동일한 금속화층에 침착되는
    집적 회로 소자의 전기적 액세스 및 상호 접속 방법.
  8. 웨이퍼 레벨에서 다수의 집적 회로 소자를 전기적으로 액세스하고 상호 접속하여 상기 집적 회로 소자에 대한 웨이퍼 레벨 테스트를 수행하는 장치에 있어서,
    하나의 제조 공정을 사용하여 반도체 웨이퍼 상에 다수의 집적 회로를 형성하는 수단과,
    상기 제조 공정동안에 상기 웨이퍼의 커프 영역 상에 하나 이상의 도전성 트레이스를 침착하는 수단과,
    상기 제조 공정동안에 상기 집적 소자 중 하나 이상의 집적 소자의 입력/출력 컨택트를 상기 도전성 네트워크 내에 있는 상기 도전성 트레이스 중 하나 이상의 도전성 트레이스에 접속하는 도전성 띠를 침착하는 수단과,
    상기 제조 공정 동안에 상기 웨이퍼의 미사용 주변 영역 상에 테스트 패드를 형성하는 수단과,
    상기 다수의 집적 회로 소자가 테스트될 수 있도록, 상기 제조 공정동안에 상기 도전성 트레이스 각각을 상기 테스트 패드 중 하나 이상의 테스트 패드에 접속하는 도전성 띠를 침착하는 수단을 포함하는
    집적 회로 소자의 전기적 액세스 및 상호 접속 장치.
  9. 다수의 반도체 회로 소자를 반도체 웨이퍼로부터 절단하기 전에 테스트하는 장치에 있어서,
    반도체 웨이퍼와,
    입력/출력 컨택트를 가지면서 상기 반도체 웨이퍼 상에 형성되어 있는 다수의 집적 회로 소자와,
    상기 반도체 웨이퍼의 비점유 커프 영역 상에 형성된 하나 이상의 도전성 트레이스와,
    상기 집적 회로 소자의 상기 입력/출력 컨택트에 상기 도전성 트레이스를 전기적으로 접속하는 수단과,
    상기 반도체 웨이퍼의 미사용 주변 커프 영역 상에 위치하는 테스트 패드와,
    상기 다수의 집적 회로 소자가 테스트 받을 수 있도록 상기 도전성 트레이스를 상기 테스트 패드에 전기적으로 접속하는 수단을 포함하는
    집적 회로 소자의 전기적 액세스 및 상호 접속 장치.
  10. 제 8 항에 있어서,
    상기 도전성 트레이스가 상기 집적 회로 소자의 행과 열을 포함하는 상기 집적 회로 소자의 서브셋을 선택적으로 액세스하는 모드 선택 라인을 포함하는
    집적 회로 소자의 전기적 액세스 및 상호 접속 장치.
  11. 제 8 항에 있어서,
    상기 집적 회로 소자의 상기 입력/출력 컨택트에 입력 테스트 신호와 전원을 제공하는 하나 이상의 테스트 소자와,
    상기 테스트 소자를 상기 테스트 패드에 전기적으로 접속하는 수단을 더 포함하는
    집적 회로 소자의 전기적 액세스 및 상호 접속 장치.
  12. 제 10 항에 있어서,
    상기 집적 회로 소자의 상기 입력/출력 컨택트로부터 출력 신호를 수신하는 오프 웨이퍼 수신 소자와,
    상기 오프 웨이퍼 수신 소자를 상기 테스트 패드에 전기적으로 접속하는 수단을 더 포함하는
    집적 회로 소자의 전기적 액세스 및 상호 접속 장치.
  13. 제 10 항에 있어서,
    상기 테스트 소자가 경계 주사 테스트 기법(boundary scan testing technique)을 사용하는
    집적 회로 소자의 전기적 액세스 및 상호 접속 장치.
  14. 제 8 항에 있어서,
    상기 도전성 트레이스가 상기 집적 회로 소자 사이에 직각 그리드를 형성하고, 상기 도전성 트레이스가 모두 하나의 금속화층에 형성된
    집적 회로 소자의 전기적 액세스 및 상호 접속 장치.
  15. 입력/출력 신호 컨택트, 전원 컨택트, 접지 컨택트를 구비하는 집적 회로 소자를 반도체 웨이퍼로부터 절단하기 전에 테스트하는 방법에 있어서,
    반도체 웨이퍼 상에 입력/출력 신호 컨택트, 전원 컨택트, 접지 컨택트를 구비하는 다수의 집적 회로 소자를 형성하는 단계와,
    상기 집적 회로 소자 사이의 경로를 포함하는 상기 반도체 웨이퍼의 비점유 영역 내에 다수의 도전성 트레이스를 침착함으로써, 상기 웨이퍼 사이에 연속하여 이어지는 수직 트레이스 행 및 상기 수직 트레이스와 물리적으로 교차하지 않도록 다수의 지점에서 단속되어 있는 수평 트레이스 열을 포함하는 도전성 네트워크를 형성하는 단계와,
    상기 수직 및 수평 트레이스를 침착하기 위해 또다른 집적 회로 소자 제조 단계가 추가로 필요하지 않도록, 상기 수직 트레이스와 수평 트레이스의 침착 단계를 금속화물 적층 단계와 같은 단일 집적 회로 소자 제조 단계에 집적하는 단계와,
    도전성 띠를 사용하여 상기 수평 트레이스의 단속된 경로를 전기적으로 접속함으로써 상기 수직 트레이스와 전기적으로 격리되게 하면서 수평 방향으로 연속된 도전성 경로를 형성하는 전기적 접속 단계와,
    상기 집적 회로 소자 중 하나 이상의 집적 회로 소자의 상기 입력/출력 신호컨택트를 상기 수직 트레이스에 전기적으로 연결하는 단계와,
    상기 집적 회로 소자 중 하나 이상의 집적 회로 소자의 상기 전원 컨택트와 접지 컨택트를 상기 수평 트레이스에 전기적으로 연결하는 단계와,
    상기 수평 및 수직 트레이스를 상기 반도체 웨이퍼의 주변 영역에 위치하는 테스트 패드에 전기적으로 접속하는 단계를 포함하는
    집적 회로 소자 테스트 방법.
  16. 입력/출력 신호 컨택트, 전원 컨택트, 접지 컨택트를 구비하는 집적 회로 소자를 반도체 웨이퍼로부터 절단하기 전에 테스트하는 장치에 있어서,
    반도체 웨이퍼 상에 형성된 입력/출력 신호 컨택트, 전원 컨택트, 접지 컨택트를 구비하는 다수의 집적 회로 소자와,
    상기 집적 회로 소자 사이의 경로를 포함하는 상기 반도체 웨이퍼의 비점유 영역 내에 형성되어, 상기 웨이퍼 사이에 연속하여 이어지는 수직 트레이스 행 및 상기 수직 트레이스와 물리적으로 교차하지 않도록 다수의 지점에서 단속되는 수평 트레이스 열을 포함하는 직각 그리드를 형성하는 다수의 도전성 트레이스와,
    상기 수평 트레이스의 단속된 경로를 전기적으로 접속함으로써 상기 수직 트레이스와 전기적으로 격리되게 하면서 수평 방향으로 연속된 도전성 경로를 형성하는 도전성 띠와,
    상기 집적 회로 소자 중 하나 이상의 집적 회로 소자의 상기 입력/출력 신호컨택트를 상기 수직 트레이스에 전기적으로 접속하는 수단과,
    상기 집적 회로 소자 중 하나 이상의 집적 회로 소자의 상기 전원 컨택트와 접지 컨택트를 상기 수평 트레이스에 전기적으로 접속하는 수단과,
    상기 수평 및 수직 트레이스를 상기 반도체 웨이퍼의 주변 영역에 위치하는 테스트 패드에 전기적으로 접속하는 수단을 포함하는
    집적 회로 소자 테스트 장치.
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