CN1249534A - 在晶片阶段内测试集成电路的方法和系统 - Google Patents

Abstract

公开了一种利用无源电气网络进行晶片阶段集成电路测试的方法和系统。根据本发明,在制造过程中在半导体晶片上形成多个集成电路。在晶片上制造集成电路的过程中,将导电迹线、导电带与测试焊点淀积在晶片中未占用的区域上。这种未占用的区域包括晶片周边的区域和将邻近的集成电路分开的切口区。导电迹线在邻接的集成电路之间的切口区范围内形成导电网络。利用导电带是为了在关键部位上互连导电迹线并将迹线与集成电路上的输入/输出接点相连接。

Description

在晶片阶段内测试集成电路的方法和系统

本发明涉及一种为了在晶片阶段测试集成电路而提供无源电测试结构的方法和系统。具体说，本发明涉及一种用于互连集成电路的方法和系统，它能以高效及成本有效的方式在晶片上测试器件功能。更具体说，本发明涉及这样一种方法和系统，其中，利用将集成电路的邻接的行列分开的晶片非占用区作为中间整备区域(staging area)，从该区起对多个集成电路进行连接与互连，此晶片非占用区以下称“切口”(kerf)区。再具体说，本发明涉及一种在晶片阶段对集成电路进行测试的方法和系统，其中，在晶片的切口区形成导电迹线的正交栅格，因而提供了一种不减小成品器件用的晶片表面积的可靠而有效的测试结构。

在半导体晶片(以下称“晶片”)上对每个集成电路(以下称“器件”)进行机械性的探针测量以进行电气测试既昂贵又费时。需要有极精确的X、Y和空间定位，而且，几何尺寸极小的器件输入/输出周边或区阵探针焊点使得实施可靠的电接触非常困难，这就要求有非常精细的精密探针。这一困难而费时的探测工艺成了器件制造测试成本的主要部分。不良的测试探针接触会在测试中使得无缺陷器件显示出有缺陷而被废弃，从而减低晶片成品率。再者，随着器件的输入/输出连接端子数的增加，即通常说器件输入/输出“计数”增加，由于器件的工作频率增加，以及功耗增加，机械性的探针测量的物理和机械限制就会限制器件输入/输出计数的可能达到的数目、测试频率和最大器件功率。

为解决这些问题，越来越强调集成电路的设计，以提供下述的器件测试方法，该方法中，一方面减少必须进行机械性接触的输入/输出焊点数，另一方面又保持测试的综合性能。R.W.巴赛(Basset)等人提出这样一种测试结构，称作边界扫描测试设计(boundary-scan testdesign)，论文名为“有效的LSSD ASIC测试的边界扫描设计原理”，全文原载IBM J.Res.Develop.Vol.34，No.2/3，March/May 1990，将全文引用在此，以供参考。边界扫描测试利用这样一种设计，即将多个移位寄存器(SRLs)级联连接。在测试模式下，可将数据在待测试的器件的输入/输出周边依次扫入SRLs或从SRLs扫出。测试工艺简化为，将已知数据序列从级联的SRLs输入到功能电路中，然后存储结果，而后将被存储的值移出SRLs。

边界扫描测试有一个问题，即尽管这种测试能确定内部器件电路的功能，但这种测试不可能对整个外部输入/输出焊点结构进行全面测试。Walther，Dasgupta和Srikishnan的发明是针对这一问题的。其专利号为U.S.Pat.，No.5,787,098，名为“用增强边界扫描方式通过低接触测试法对完整的芯片I/O进行测试”，发表于1998年7月28日。该发明描述了一种评价焊球输入/输出焊点的完整性的方法，在此全文引用以作参考。

从以上所述可以理解，需要有一种方法和系统，其中利用在晶片上的集成电路中的电气互联网，以便减少或不需要用机械性的探针测量作晶片阶段的集成电路测试。由于通过对多个集成电路的输入/输出接点同时进行电接触，故这种方法和系统将是有利的，用这种方式就能以更高的效率及有效性在晶片阶段对多个集成电路进行测试。

本发明的目的是为晶片阶段集成电路的测试提供一种无源电气测试结构。

本发明的另一目的是为互联集成电路提供一种方法和系统，这样能以高效及成本有效的方式对整个晶片上的器件功能进行测试。

本发明的再一个目的是提供利用晶片的切口区作为中间整备区域的方法和系统，从切口区起对多个集成电路的输入/输出接点进行电气接触和互连。

本发明还有一个目的是为晶片阶段的集成电路的测试提供一种方法和系统，其中在晶片切口区形成正交的导电迹线栅格，因而提供一种可靠而高效的测试结构，且不减小用于成品器件的晶片表面积。

如上所述可达到本发明的上述及其他目的。本发明公开了一种利用无源电气网络进行晶片阶段的集成电路测试的方法和系统。根据本发明，在制造过程中在半导体晶片上形成多个集成电路。在在晶片上制造集成电路的过程及部分过程中，将导电迹线、导电带与测试焊点淀积在晶片中未占用的区域上。这种未占用的区域包括晶片周边的区域和将邻近的集成电路分开的切口区。导电迹线形成在邻接的集成电路之间的切口区范围内的导电网络。利用导电带是为了在关键部位上互连导电迹线，并将迹线与集成电路上的输入/输出接点相连接。测试焊点在未占用的晶片周边区形成，并与导电迹线网络进行导电性连接。以这种方式形成晶片电气测试结构，由此可在从晶片切下集成电路前对其进行测试。

在附属的权利要求中阐述了本发明所具有的新颖特征。然而，通过参考如下实施例的详述和下述的附图，就可很好地理解本发明本身及其使用的优选模式、进一步的目的和优点，下述附图为：

图1描述晶片的概念性布局和如何按照本发明的优选实施例将大尺寸的测试焊点进行定位以便馈送(feed)到全部集成电路或子系统(列或行)或被其馈送；

图2图示按照本发明的优选实施例在晶片内的集成电路m×n阵列中的集成电路2×2阵列；

图3A描述按照本发明的优选实施例的典型晶片阶段的布局图；

图3B图示了一些紧靠着集成电路的切口区的细节；

图4描述按照本晶片阶段测试结构的本发明的优选实施例的晶片的放大区；

图5图示晶片切口区的放大部位，在此部位上，已按照本发明的优选实施例形成了导电迹线；

图6为典型的集成电路输入/输出接点定位的图解表示；以及

图7图示按照本发明的优选实施例靠近晶片周边的集成电路的互联网络。

优选实施例详述

在优选实施例中，连同边界扫描“减少引脚”测试技术及以上提到的U.S.Pat.No.5,787,098所述的增强法一起来应用本发明，本发明将这些技术应用于整个晶片的测试，以便在晶片阶段减少引脚测试，而且创造一种既不需要复杂的测试夹具又不需要分步重复工序的结构，其中，在晶片阶段测试内，探针从器件至器件移动。通过缩短测试时间并减低了测试夹具的复杂度，这一改进减低了晶片阶段测试的成本。固定而较大的几何尺寸接点也消除了与已知的晶片分步重复机和探针机相关的在探针与焊点之间的良好的接触的不确定性，这样就排除了因电气接触差而造成的虚假成品率损失。

现在描述晶片阶段的集成电路测试结构及形成和利用晶片阶段集成电路的测试结构的方法。这种结构或类似结构可用于对晶片阶段的集成电路进行全面测试。图1和2分别描述晶片的概念性布局，以及如何将普通的测试焊点进行定位以便馈送到全部集成电路或子系统(列或行)或被其馈送。图3A图示典型的晶片阶段布局。请注意集成电路位置之间的分离，如图3A的线所示，实际上构成了切口区，一般宽度在0.3与0.9mm之间，大多切口区在集成电路从晶片切下时消失。还请注意，绕晶片周边的打阴影的、不完整的、不能用的集成电路位置124，为大几何尺寸的测试焊点留了位置。图4到图7示出了为实现本发明的方法之一，其中导电迹线网络在晶片的切口区和周边区形成，并具有所有为实施本公开的测试结构所需要的全部连接。

首先叙述利用一种测试结构来全面地测试集成电路的方法和系统，接着描述其组成及是如何形成的。图1是一顶视示意图，描述半导体晶片10(以下称晶片10)的可用表面面积的配置。晶片10的大部分表面面积被成品器件区12所占据，该区填满了包括集成电路24和26在内的多个集成电路。象切口区14这样窄而未被占领的通道位于集成电路之间，即，切口区位于邻近的集成电路24和26之间。晶片10的剩下的表面区位于晶片10周边区上，的即位于成品器件区12之外。如图1所述，晶片10的周边区可用作设置电源焊点16、接地焊点20、测试输入/输出焊点18和22的方便的位置。

参照图2，对于晶片上集成电路的m×n阵列中的集成电路32、34、36和38的2×2阵列，描述了测试控制结构30。图2也描述通常控制类型的例子，比如可用于测试器件的测试模式选择线40和42(TMS1和TMS2)。这些控制与晶片阶段的测试焊点(如图7测试焊点300)连接，这些测试焊点是固定的，无需在从器件至器件步进地移动。假定测试焊点300在晶片周边彼此隔开，而且在单个器件上不密集于夹具周围，这自然就减低了用于提供无噪音、可靠的高频信号的测试仪探针机构和电子装置的复杂性。电源线46和48及接地线60和62通过每行或每列的共用栅格对所有器件进行供电。在本发明的一个实施例中，测试模式选择线40和42(TMS1和TMS2)以及测试时钟线44(TCK)符合IEEE 1149.1的进行边界扫描测试的标准，并可用来测试下述器件。

电平敏感扫描设计(LSSD)时钟与控制50是输入装置，是为了提供扫描、内建自测试(BIST)或补充或替换按IEEE 1149。1标准所需的测试的其他测试而提供内部扫描寄存器的LSSD控制。全部m行选择线中的两行选择线52和54(X1和X2)如果需要的话可选择单行器件。同样，全部n列选择线中的两行选择线56和58(Y1和Y2)如果需要的话可选择单列器件。当按照IEEE 1149。1标准测试集成电路时，如果TMS线可用于列选择的话，可以不需要Y-控制。测试数据输入64和66(m行这种输入的TDI1和TDI2)分别给晶片特定行的全部器件馈送扫描输入。同样，行方式测试数据输出68和70(m行这种输出中的TD01和TD02)被给定行的全部扫描输出所馈送。

测试控制网络按图2来实施，晶片阶段集成电路的测试可用几种方式来完成。为同时测试单列的全部器件，启动全部X-控制，而仅选择Y-控制中的一个，或利用TMS(测试模式线)启动每行中的待测试的一个器件。然后，测试数据输入64和66将测试数据馈送到每行中所选的器件。同样，测试数据输出68和70从每行中所选器件扫出测试结果。这一控制程序同时可测m个器件(每行一个)，使测试通过量呈m倍增加。通过将所有TMS/Y-控制排序，全部列的器件可在总数为n的步骤中被测试。为了诊断的目的，同时激活单行选择线52或54，和单列选择线56或58以选择一单个器件，然后以比常规制造测试中更仔细的方式对其进行分析。

晶片阶段测试完成之后，将集成电路从晶片上切下来，并将位于切口区的测试控制线销毁。仍然保持与每个集成电路连接的测试控制线的片段不再与测试焊点相连，产生一个可能干扰器件性能的源。为防止这些“松动端”干扰器件的功能性，测试网络独创性地设计成控制线与正常器件输入/输出接点相连，该接点最后与电源或接地连接，或者说受其控制，以便不引入噪音或不干扰该设计的正常逻辑功能。另一方面，可以设计馈送或被测试焊点馈送的电路，这样这些网络就不干扰正常器件工作。

现在参考图3A至7来描述无源电气测试结构配置及一组形成无源电气测试结构配置的方法。在此描述的工艺步骤的选择以偏离常规晶片加工工序最小为准则。如下段所述，以上提到的测试结构利用了网络方法，其中多个集成电路的输入/输出接点是利用在晶片切口区中形成的导电迹线互联的。这一网络方法容许对多个在晶片阶段的集成电路同时进行测试，同时保留用于成品器件的最大晶片表面积。

图3A表示晶片布局，其中方形块代表集成电路120(例如DRAMs)，它们每个都与切口区122邻接。为便于参考，图3A中的晶片100上附加一x-y坐标。集成电路120的定向是其边平行于x和y方向。晶片槽口130指向y方向。

集成电路的电流产生利用多层布线将内部器件电路与器件表面上的终端(端头通路或焊接点)连接。内部器件互联具有一般由Al-Cu构成的布线层，这些布线层由绝缘体薄膜隔开。有些技术中，可用铜线代替Al-Cu线。绝缘体上的布线图形和通路采用分步重复机和十字标线由投影光刻(比如5X)确定。通常，每个器件逐个曝光，一次一个。

器件制造以形成器件终端来结束，通常采用1X掩模光刻工序。1X光刻的优点是用一个步骤在整个晶片上曝光而减低了成本。将器件终端设计成适于采用引线键合或IBM的可控塌陷芯片焊球连接法(C4)与印刷电路(PC)板连接。大多数诸如微处理器或应用专门电路(ASICs)的半导体集成电路产品的晶片布局类似于图3A所示的布局，所不同的是方块的尺寸。

图3B描述了切口区标线图形142的一些细节，图形在每一步与产品一起曝光。如前所述，切口区通常确定为将邻近的集成电路位置分开的窄的划片线，当器件最终从晶片上切下来时将该划片线破坏。切口区往往含有几个功能区，其中包括测试结构、光刻和划片标记等。图3B示出沿每一器件位置144两边缘排列的功能性切口区，其中包括光刻标记、如对准辅助、临界尺寸测量位置(CDs)等。沿器件位置144的另一边缘是一方形测试区150，它包括成品和参数测量的测试结构。

图4和5描述集成电路162、164、166和168所处的晶片(未示出)部分的放大图。水平的导电迹线160和垂直的导电迹线180分别与在位于测试区150或切口区145和155的对准区外图示的x和y方向对准。导电迹线160和180在图4和5中相对于测试和对准区140和150被放大了。实际上，每一组导电迹线所占空间可能比测试和对准区140和150窄。因此，尽管导电迹线160就180被描述成位于测试和对准区140和150之外，但它们的容易地紧靠每一个集成电路162、164、166和168位置来定位。

用于传输输入/输出信号的导电迹线180可以设计成宽度为5μm间距为10μm，这样大约50μm的空间可设置5条迹线。因而，小于0.1mm(100μm)的空间可用来在每一器件的两侧设置5条迹线，而且很容易适合于一般宽度为0.3-0.9mm的切口区。导电迹线160被用于对被测器件提供电源和接地，可用比用作信号传输的导电迹线180宽的导体来设计。例如，由四条导电迹线组成的布线轨所占宽度小于0.1mm，每条迹线宽度为10μm，间距为5μm，在两边缘之间分开。如果需要，导电迹线160可以加宽以传输大电流。然而，假设它们的相对工作周期短，通常可以设计成传输比用于成品器件的类似尺寸的导电迹线大很多的电流。

为以下解释作参考，假设集成电路有一个终端金属层，它将器件与印刷电路版或其他适当的基板连接，并假设在终端金属下面，将布线层称为“末级金属”。对于没有终端金属的器件来说，最后两个金属化层(或布线工序)将被用于形成测试结构之目的。

再参照图4和5，导电迹线160和180在确定末级金属层的同时形成，并与该金属层使用同样的金属材料(例如Al-Cu或Cu)。导电迹线160和180包含在步进机的曝光区内，如在切口区145和155的放大图中所描述的那样。导电迹线160和180的图形有意设计成在有源器件区之外，而且完全在切口区之内，当器件从主晶片上切下来时，大部分迹线将被破坏。如果导电迹线160或180的任何部分仍保留，则将被曝光的Al或Cu迹线材料与切口区隔开，不影响集成电路金属化的可靠性。虚线190示出邻接的器件/切口区之间的中点值的假想边界。每条迹线在穿进邻接的器件/切口区几微米(5到50μm)前中止。

导电迹线160和180的图形在与用来确定成品器件布线图形的同一工序中形成，即湿法或干法腐蚀工序，或雾状花纹(damascene)化学/机械抛光工序。如果是为某些类型的产品，在此阶段的布线图形通过1X掩模形成，然后用1X掩模形成导电迹线160和180。

在形成导电迹线160和180及集成电路布线图形的末级金属图形化工序后，整个导体图形用绝缘体封闭(图4和5中未示出)，该绝缘体通常用等离子体淀积的二氧化硅，有些情况下用诸如聚酰亚胺的有机绝缘体。绝缘体提供抗划痕涂层，并为防止可能的水汽腐蚀提供绝缘保护。

接着绝缘层淀积，在绝缘层中开出两组通路200和210。在图5所示的实施例中，在分段的导电迹线160和180的端部附近开出通路200，这样，短导电带220就可被用来沿器件的行与列形成连续但又分开的导电路径。用这种方式，导电性地连接了导电迹线160的全部邻接段和导电迹线180的全部邻接段。由此，导电迹线160和180就在所示的x和y方向形成了具有连续导电路径的正交导电网络。图4描述了本发明的另一个实施例，其中导电迹线180被淀积作为y方向的导电路径。因此，通路200和导电带220仅被用来连接在x方向流通的导电迹线160的邻接段。如图4和5所描述，通路210为在适当的输入/输出接触位置上用导电带240将导电迹线160和180与集成电路162、164、166和168进行导电性连接提供了接触点。

通路200和210均按同一规则设计，而且两者均被完全沉陷(land)及用干湿法腐蚀，以便提供特定坡度的壁特性。在本发明的一实施例中，导电带220和240用金属材料形成，它可在器件上保持露出状态而无需考虑腐蚀问题，最好采用与用来形成引线键合或焊接终端同样的材料，诸如Cr-Cu-Cr，Ti/Pd/Au或Cr-Ni-Au层。这些带由1X掩模确定，通常用与制造终端图形同样的掩模。假如终端工艺不能有利地用来同时确定带，那么可采用一附加的1X掩模工艺来确定这些带。尽管导电带240被描述成处于末级金属层之上，然而本领域的技术人员都应理解导电迹线160和180与输入/输出接点235之间的连接也可用淀积在末级金属层下的布线层来完成，用层之间的通路进行连接。

图6是典型的集成电路的示意图，描述导电带240如何连接输入/输出接点235。在本发明的一实施例中，在器件250上附加了一组虚设焊点245。从器件250的下区可看出，每个虚设焊点245都与每个输入/输出接点235相连。在本发明的变型中，导电带240与虚设焊点245相接，因此保持器件输入/输出接点235表面的清晰以备其他终端连接之需要。

图7示出本发明一实施例的靠近半导体晶片100周边附近的测试结构细节。在该实施例中，如果晶片100有8×8阵列的64个器件，如果每个器件需要10条信号迹线和4个电源/接地迹线，那么在y方向上总共形成80条导电迹线180以提供测试信号，在x方向上共形成32条导电迹线160以供电源和接地。导电迹线180用导电带280在晶片100周边附近与测试焊点300相连。本领域技术人员应理解尽管在附图中未示出，测试器件可以与测试焊点300相连以便为晶片阶段集成电路测试提供输入测试信号。本领域技术人员也应理解从晶片切下的接受器件可连接到测试焊点300以便接收输出测试结果。

导电迹线180可以分开，这样，如果需要，迹线的一半终止于晶片的一端，另一端终止于对面一端。尽管图7中未描述，将类似于测试焊点300的测试焊点置于晶片100的左半和右半，并用类似于导电带280的导电带与导电迹线160连接。利用与带220和240相同的掩模，导电带280和测试焊点300的图形可同时被形成。

在半导体晶片100的周边，测试焊点300对列(y方向)中的一组器件提供传送专门信号和/或电源的能力，或对行(x方向)中的一组器件提供传送专门信号和/或电源的能力。这样，位于被选择的行和列的交叉点的专门器件就可被测试，整个列和整个行就可被同时测试，如果需要，全部器件都可被同时测试。

尽管已参照了优选实施例特别地叙述了本发明，但本领域的技术人员应理解本发明可作各种形式和细节的变化而不偏离本发明的精神和范围。因此，可望作这种改进而不偏离本发明在所附权利要求中所规定的精神和范围。

Claims (16)

1.一种为了在集成电路上进行晶片阶段测试的目的而导电性地连接和互连处于晶片阶段的多个集成电路的方法，其特征在于，所述方法包括下述工序：

利用制造工艺在半导体晶片上形成多个集成电路；

在所述制造工艺期间内在所述半导体晶片的切口区淀积一条或多条导电迹线，因而形成导电网络；

在所述制造工艺期间内淀积导电带，该带在所述导电网络内将一个或多个所述集成电路的输入/输出接点与一条或多条所述导电迹线连接；

在所述制造工艺期间内在所述半导体晶片未使用的周边区域形成测试焊点；以及

在所述制造工艺期间内淀积导电带以便将每一条导电迹线与一个或多个所述测试焊点相连，这样就可测试所述多个集成电路。

2.如权利要求1所述的方法，其特征在于：所述导电网络在围绕每一个所述集成电路周围的切口区内的所述集成电路的中间形成正交栅格的导电迹线。

3.如权利要求1所述的方法，其特征在于，还包括下述工序：

将至少一个测试器件与所述测试焊点导电性地连接以便将输入测试信号和电源提供给所述集成电路的所述输入/输出接点。

4.如权利要求1所述的方法，其特征在于，还包括下述工序：

将至少一个晶片外的接受器件与所述测试焊点导电性地连接以便接收和记录来自所述集成电路的所述输入/输出接点的输出信号。

5.如权利要求1所述的方法，其特征在于，还包括下述工序：

利用模式选择线有选择地连接所述集成电路的子系统，该子系统包括所述集成电路的行和列。

6.如权利要求1所述的方法，其特征在于：

在所述制造工艺期间内将形成导电网络的全部所述导电迹线淀积在同一金属化层上。

7.如权利要求1所述的方法，其特征在于：

在所述制造工艺期间内将全部所述导电带淀积在同一金属化层上。

8.一种为了在集成电路上进行晶片阶段测试的目的而导电性地连接和互连处于晶片阶段的多个集成电路的系统，其特征在于，所述系统包括：

利用制造工艺在半导体晶片上形成多个集成电路的装置；

在所述制造工艺期间内在所述晶片的切口区淀积一条或多条导电迹线，因而形成导电网络的装置；

在所述制造工艺期间内淀积导电带的装置，该带在所述导电网络内将一个或多个所述集成电路的输入/输出接点与一条或多条所述导电迹线连接；

在所述制造工艺期间内在所述晶片未使用的周边区域中形成测试焊点的装置；以及

在所述制造工艺期间内淀积导电带的装置，该导电带将每一条导电迹线与一个或多个所述测试焊点相连，这样就可测试所述多个集成电路。

9.一种在从半导体晶片上切下集成电路前测试所述多个集成电路的系统，其特征在于，所述系统包括：

半导体晶片；

在所述半导体晶片上形成的、具有输入/输出接点的多个集成电路；

在所述半导体晶片的未占用的切口区上形成的一条或多条导电迹线；

将所述导电迹线与所述集成电路的所述输入/输出接点进行导电性连接的装置；

位于所述半导体晶片未使用的周边切口区上的测试焊点；以及

将所述导电迹线与所述测试焊点导电性地连接以便测试多个集成电路的装置。

10.如权利要求8所述的系统，其特征在于：所述导电迹线包括有选择地连接所述集成电路子系统的模式选择线，其中所述子系统包括集成电路的行和列。

11.如权利要求8所述的系统，其特征在于，还包括：

为了将输入测试信号和电源提供给所述集成电路的所述输入/输出接点的一个或多个测试器件；以及

将所述测试器件与所述测试焊点导电性地连接的装置。

12.如权利要求10所述的系统，其特征在于，还包括：

晶片外的接受器件，接收来自所述集成电路的所述输入/输出接点的输出信号；以及

将所述晶片外的接受器件与所述测试焊点导电性地连接的装置。

13.如权利要求10所述的系统，其特征在于：所述测试装置利用边界扫描测试技术。

14.如权利要求8所述的系统，其特征在于：所述导电迹线在所述集成电路之间形成正交栅格，所述导电迹线全部在一金属化层上形成。

15.一种在集成电路从半导体晶片上切下之前测试具有输入/输出信号、电源和接地焊点的所述集成电路的方法，其特征在于，所述方法包括下述工序：

在半导体晶片上形成具有输入/输出信号、电源和接地焊点的多个集成电路；在所述半导体晶片的非占用区中淀积多条导电迹线，该导电迹线包括所述集成电路之间的通道，因而形成导电网络，该导电网络包括连续跨越所述晶片的垂直迹线的列和水平迹线的行，该行在各点处断开从而不与所述垂直迹线交叉；

将所述垂直迹线和水平迹线的淀积结合到单一集成电路制造工序中，诸如金属化层工序中，这样就不需附加集成电路制造工序来淀积所述垂直和水平迹线；

用导电带导电性地连接所述水平迹线中被断开的通路，从而在水平方向上形成连续电导通路，同时与所述垂直迹线仍保持电隔离；

将一个或多个集成电路的所述输入/输出信号接点与所述垂直迹线导电性地连接起来；

将一个或多个集成电路的所述电源、接地焊点与所述水平迹线导电性地连接起来；以及

将所述水平和垂直迹线与位于所述半导体晶片周边区上的测试焊点导电性地连接。

16.一种在从半导体晶片上切下集成电路前测试具有输入/输出信号、电源和接地焊点的所述集成电路的系统，其特征在于，所述系统包括：

在半导体晶片上形成的、具有输入/输出信号、电源和接地焊点的多个集成电路；

在所述半导体晶片的非占用区上形成的多条导电迹线，该导电迹线包括所述集成电路之间的通道，由此形成正交栅格，该正交栅格包括连续跨越所述晶片的垂直迹线的列和水平迹线的行，该行在各点处断开从而不与所述垂直迹线交叉；

导电带，导电性地连接所述水平迹线中断开的通路，从而在水平方向形成连续电导通路，而与所述垂直迹线仍保持电隔离；

将所述一个或多个集成电路的所述输入/输出信号接点与所述垂直迹线导电性地连接的装置；

将所述一个或多个集成电路的所述电源、接地焊点与所述水平迹线导电性地连接的装置；以及

将所述水平和垂直迹线与位于所述半导体晶片周边区上的测试焊点导电性地连接的装置。

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