JP2005210122A - 半導体素子のテストパターン及びこれを用いたテスト方法 - Google Patents

Abstract

【課題】 半導体素子のテストパターン及びこれを用いたテスト方法が提供される。
【解決手段】 半導体素子のテストパターンは半導体基板上に配置された導電パターン１００を具備して、該導電パターン１００は互いに平行しながら等しい間隔で離隔された複数のライン領域１００ａ及び該複数のライン領域１００ａをジグザグの構造で接続する接続領域１００ｂを含む。該接続領域１００ｂと対応されるように互いに隣合うライン領域１０ａの一端部を電気的にスイッチングさせる複数のトランジスタ１０２を含み、該複数のトランジスタ１０２はそれぞれ互いに隣合うライン領域１００ａの中から一つの一端部に電気的に接続されるソース領域及び互いに隣合うライン領域１００ａの中から残り一つの一端部に電気的に接続される。また、複数のトランジスタ１０２の中から一つまたはそれらの組合せを選ぶためのトランジスタ選択部Ｔ２が該複数のトランジスタ１０２の各ゲートと電気的に接続される。
【選択図】 図１

Description

本発明は、半導体素子のテストパターン及びこれを用いたテスト方法に関するもので、特に導電パターンの電気的な不良を検査するためのテストパターン及びこれを用いたテスト方法に関する。

半導体素子が正常に動作するためには、これを構成する各構成要素間の整列、隔離または電気的な接続がそれぞれの所要の条件を満たさなければならない。さらに、半導体素子の高集積化のためにデザインルールの減少及び多層配線構造が必要になることによって前述したような各構成要素間の整列、隔離または電気的な接続は前記半導体素子の収率に直接的な影響を与える重要な問題になっている。従って、半導体素子における製造工程中の多くの段階において、または各段階の工程を実施する前にあらかじめそれぞれの構成要素が設計されたとおり形成されて作動するかどうかを検査するための多様なテストが実行される。

半導体基板上に導電パターンを形成した場合に、前記導電パターンの特性を評価するための多様なテストが実行される。テストの一つとして前記導電パターンの電気的な不良可否を検査する。例えば、半導体基板上にゲート電極を形成するためのポリシリコンパターンを形成する場合に、該ポリシリコンパターンは一般的に化学気相蒸着法によって半導体基板上にポリシリコン膜を形成した後にフォトリソグラフィ及びエッチング工程を実施して形成される。しかしながら、この過程で前記ポリシリコン内に電気的な不良が発生することもある。このような電気的な不良とは、例えばパーティクルのような欠陷による短絡または断線である。

前記ポリシリコンパターン等の導電パターンで、電気的な不良を引き起こす欠陷を検査する際には、従来の走査電子顕微鏡（が主に使われてきた。しかし前記走査電子顕微鏡による検査は解像図及び正確性には限界がある。また、スキャン方式を用いるため、検査に多くの時間が必要となって、収率低下に直接的な影響を与える重要欠陷を区別することが難しい。従って、短い時間に前記導電パターンで発生した電気的な不良に対する多様な情報が得られるテストパターンが必要とされる。これについて電気的な方法でゲート欠陷を検出できる半導体素子の構造及びこれを用いたゲート欠陥検出方法が特許文献１に開示されている。また、導電パターンの短絡または断線可否を検査して、前記短絡または断線が発生した位置を確認することができる半導体素子のテスト構造及びこれを用いた評価方法が特許文献２に開示されている。
米国特許公開公報第２００３−０１０２４７４号明細書 米国特許第５，８７７，６３１号明細書

本発明が解決しようする技術的課題は、導電パターンの電気的な不良に対する多様な情報を得られるテストパターンを提供することにある。

本発明が解決しようする他の技術的課題は、前記テストパターンを用いた半導体素子のテスト方法を提供することにある。

前記技術的課題を解決するために本発明は、半導体素子のテストパターンを提供する。前記半導体素子のテストパターンは半導体基板上に配置された導電パターンを備える。ソース及びドレイン領域が前記導電パターンの互いに異なる部分にそれぞれ電気的に接続されて前記導電パターンを一定間隔で区切る複数のトランジスタを備える。また、前記複数のトランジスタの各ゲートと電気的に接続されて前記複数のトランジスタの中から一つ、またはそれらの組合せを選ぶためのトランジスタ選択部を含む。

本発明の好ましい実施形態によると、前記導電パターンは半導体基板上に配置されて、互いに平行しながら等しい間隔で離隔された複数のライン領域及び前記複数のライン領域をジグザグの構造で接続する接続領域を含む。

また、前記複数のトランジスタは前記接続領域と対応されるように互いに隣合う前記ライン領域の一端部を電気的にスイッチングさせて、前記互いに隣合うライン領域の中から一つの一端部に電気的に接続されるソース領域及び前記互いに隣合うライン領域の中から残り一つの一端部に電気的に接続されるドレイン領域を有する。

また、本発明の好ましい実施形態によると、前記トランジスタ選択部は前記複数のトランジスタの各ゲートと電気的に接続された複数の選択パッドを含むことができる。また、前記トランジスタ選択部は前記複数のトランジスタの各ゲートと電気的に接続されたデコーダ（ｄｅｃｏｄｅｒ）と該デコーダに入力信号を伝送するためのデコーダパッドを含むことができる。

前記他の技術的課題を解決するために本発明は、前記半導体素子のテストパターンを用いた半導体素子のテスト方法を提供する。この方法は半導体基板上に配置された導電パターンの抵抗を測定して前記導電パターンの電気的な不良の発生可否及び前記電気的な不良の種類を確認する。続いて、ソース及びドレイン領域が前記導電パターンの互いに異なる部分にそれぞれ電気的に接続されて前記導電パターンを一定間隔で区切る複数のトランジスタの中から一つ、またはそれらの組合せを選択して動作させる過程を繰り返して前記電気的な不良の位置及び該電気的な不良を引き起こす欠陷の大きさを確認する。

本発明によると、半導体素子のテストパターンにおいて導電パターンの電気的な不良の発生可否、該電気的な不良の種類、該電気的な不良が発生した位置及び該電気的な不良を引き起こす欠陷の大きさを確認することができる。

以下、添付した図面を参照して本発明の好ましい実施形態を詳しく説明する。しかしながら、本発明はここで説明される実施形態に限定されないで他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底的で完全になることができるように、そして当業者に本発明の思想が充分に伝達するようにするために供給されるものである。図面において、層及び領域の厚さは明確性を期して誇張されたものである。明細書全体にわたって同一の参照番号は同一の構成要素を示す。

図１は、本発明の好ましい実施形態による半導体素子のテストパターンを示す回路図である。本発明の好ましい実施形態において前記テストパターンはゲートパターンの電気的な不良を検査するためのテストパターンである。

図１を参照すると、半導体基板上に導電パターン１００が配置される。本発明の好ましい実施形態において前記導電パターン１００はポリシリコンパターンであることが好ましい。前記導電パターン１００は互いに平行しながら等しい間隔で離隔された複数のライン領域１００ａ及び前記複数のライン領域１００ａをジグザグの構造で接続する接続領域１００ｂを含む。前記導電パターン１００の一端部と他端部は入力パッドＩＰ１及び出力パッドＯＰ１とそれぞれ接続される。また、本発明の好ましい実施形態によると、前記導電パターン１００に沿って前記入力パッドＩＰ１と最初に接続される前記接続領域１００ｂと電気的に接続された追加入力パッド（ａｄｄｉｔｉｖｅ ｉｎｐｕｔ ｐａｄ）ＩＰ２及び前記導電パターン１００に沿って前記出力パッドＯＰ１と最初に接続される前記接続領域１００ｂと電気的に接続された追加出力パッド（ａｄｄｉｔｉｖｅ ｏｕｔｐｕｔ ｐａｄ）ＯＰ２をさらに含むことができる。前記入力パッドＩＰ１と出力パッドＯＰ１との間に電圧を印加して前記導電パターン１００の抵抗を測定するようになる。前記追加入力パッドＩＰ２、及び追加出力パッドＯＰ２の役目は以下で詳しく説明する。

本発明の好ましい実施形態によると、前記ジグザグの構造を有する導電パターン１００を複数の領域で区切る複数のトランジスタ１０２が前記導電パターンに接続される。さらに詳しくは、前記複数のトランジスタ１０２は前記接続領域１００ｂと対応されるように互いに隣合う前記ライン領域１００ａの一端部を電気的にスイッチングさせる。すなわち、前記複数のトランジスタ１０２の各ソース領域は前記互いに隣合うライン領域１００ａ中から一つの一端部に電気的に接続されて、前記複数のトランジスタ１０２の各ドレイン領域は前記互いに隣合うライン領域１００ａの中から残り一つの一端部に電気的に接続される。

前記複数のトランジスタ１０２の各ゲートは、トランジスタ選択部ＴＳと接続される。前記トランジスタ選択部ＴＳは前記複数のトランジスタ１０２中から一つ、またはそれらの組合せを選択して選択されたトランジスタをターンオンさせる。前記トランジスタ選択部ＴＳは、前記複数のトランジスタ１０２の各ゲートとそれぞれ電気的に接続された複数の選択パッドを含むことができる。この場合に前記トランジスタ選択部ＴＳは、前記複数のトランジスタ１０２と同じ数の選択パッドを含む。好ましくは前記トランジスタ選択部ＴＳは前記複数のトランジスタ１０２の各ゲートと電気的に接続されたデコーダ及び前記デコーダに入力信号を伝送するためのデコーダパッドを含むことができる。

図２は、図１に示された導電パターン１００及び複数のトランジスタ１０２をさらに詳しく説明するために示した図１のＰ領域のレイアウト図である。

図２を参照すると、前述のように前記導電パターン１００はジグザグの構造を有する。このとき、前記導電パターン１００は、半導体基板上に配置されることができて前記半導体基板の全面上には前記導電パターン１００が配置される前に、例えばシリコン酸化膜のような絶縁膜が形成されるのが好ましい。前記導電パターン１００は、前述のようにポリシリコンパターンであることが好ましく、互いに平行しながら等しい間隔で離隔された複数のライン領域１００ａ及び前記複数のライン領域１００ａをジグザグの構造で接続する接続領域１００ｂを含む。このとき、前記導電パターン１００を構成する前記複数のライン領域１００ａは等しい幅Ｗを有することが好ましく、前記複数のライン領域１００ａによって限定されたスペース領域１０４もまた等しい幅Ｓを有することが好ましい。前述のように前記複数のトランジスタ１０２の各ソース領域及びドレイン領域は互いに隣合うライン領域１００ａの一端部にそれぞれ電気的に接続される。前記複数のトランジスタ１０２の各ソース領域及びドレイン領域を前記ライン領域１００ａの一端部にそれぞれ連結させることは当業者によって多様に変形実施にされることができる。

以下、図１を参照して本発明の好ましい実施形態による半導体素子のテスト方法について説明する。

本発明の好ましい実施形態において、前記電気的な不良は断線または短絡を意味する。また、本発明の好ましい実施形態で、前記断線及び短絡はテストしようとする導電パターンの中のある一領域にだけ発生することで仮定する。

まず、前記導電パターン１００に電気的な不良が発生したかの可否と前記電気的な不良の種類を確認する方法は次のとおりである。一般的に導線の抵抗は下記の数式１によって計算される。

（Ｒ： 線抵抗、Ｐ： 固有抵抗、Ａ： 導線の断面積、Ｌ：導線の長さ）
前述のように本発明の好ましい実施形態で、前記導電パターン１００はポリシリコンパターンである。数式１から前記ポリシリコンパターンに電気的な不良がない場合の抵抗値を計算することができる。以下、特許請求範囲を含む本明細書で、電気的な不良がない場合に導電パターンが有する抵抗を固有線抵抗とする。

前記入力パッドＩＰ１と出力パッドＯＰ２との間に電圧を印加して前記導電パターン１００の抵抗を測定する。測定された抵抗が前記固有線抵抗よりも大きい値を有する場合、すなわち無限大の抵抗値を有する場合、前記導電パターン１００の所定領域が断線されたことと判断することができる。また、測定された抵抗が前記固有線抵抗よりも小さな値を有する場合、前記導電パターン１００を構成する前記複数のライン領域１００ａの中から互いに隣合う少なくとも二つのライン領域が互いに短絡されたものと判断することができる。

以下、前記導電パターン１００の中の所定領域が断線された場合、その位置及び前記断線を引き起こす欠陷の大きさを確認する方法について説明する。前述のように前記導電パターン１００の抵抗を測定して前記導電パターン１００が断線されたことを確認した場合に、前記複数のトランジスタ１０２を作動させて断線が発生した位置を確認する。本発明の好ましい実施形態において前記断線の発生した位置は前記複数のトランジスタ１０２によって区切られたライン領域を単位として確認されることができる。また、前記断線は、前記複数のライン領域１００ａの中から一つ、または前記複数のライン領域１００ａの中から隣合う少なくとも二つのライン領域に同時に発生したものと確認することができる。前記断線が発生した位置を確認する過程を次に説明する。まず、前記入力パッドＩＰ１と出力パッドＯＰ２との間に電圧を印加する。以後、前記トランジスタ選択部ＴＳを介して前記複数のトランジスタ１０２の中から一つ、またはそれらの組合せを選択してターンオンさせて前記導電パターンに電流が流れるかどうかの可否を確認する過程を繰り返すことで前記断線が発生したライン領域を確認する。

例えば、図１において、前記入力パッドＩＰ１から最初に接続されるトランジスタＴ１をターンオンさせ、残り他のトランジスタはターンオフさせた状態で前記導電パターンに電流が流れるかどうかの可否を確認する。同様な方法で残りトランジスタＴ２、Ｔ３、Ｔ４、Ｔ５及びＴ６の中から一つをターンオンさせて、残りはターンオフさせた状態で前記導電パターン１００に電流が流れるかどうかの可否を確認する。以後、前記各トランジスタをターンオンさせた場合の結果を組み合わせて断線が発生したライン領域を確認することができる。その結果は下の表１のようである。表１で記号「○」は前記導電パターン１００に電流が流れた場合であり、記号「×」は前記導電パターン１００で電流の流れが測定されない場合である。また、わかり易く説明するために前記トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５及びＴ６によって区切られた前記ライン領域をそれぞれＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ及びＧであらわす。

すなわち、特定ライン領域の両端部に接続された二つのトランジスタの中から一つをターンオンさせた場合にのみ電流の流れが測定でき、残りのトランジスタの中から一つをターンオンさせた場合には全ての電流の流れが測定できなかった場合は、前記特定ライン領域が断線したものとして確認できる。例えば、トランジスタＴ２、またはＴ３のトランジスタをターンオンさせた場合にのみ電流の流れが測定でき、残りのトランジスタＴ１、Ｔ４、Ｔ５及びＴ６の中から一つをターンオンさせた場合には電流の流れが測定できなかったら前記複数のライン領域１００ａの中で、Ｃ領域が断線したものとして確認できる。また、前記トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５及びＴ６の中から一つのトランジスタをターンオンさせた場合にのみ電流の流れが測定でき、電流の流れが測定できたトランジスタ以外の残りトランジスタの中から一つをターンオンさせた場合には全ての電流の流れが測定できなかったら前記電流の流れが測定できたトランジスタと接続された二つのライン領域が共に短絡したものとして確認できる。例えば、トランジスタＴ３のみをターンオンさせた場合は電流の流れが測定でき、残りのトランジスタＴ１、Ｔ２、Ｔ４、Ｔ５及びＴ６の中から選択した一つだけをターンオンさせた場合には全ての電流の流れが測定できなかったら前記トランジスタＴ３と接続された二つのライン領域Ｃ及びＤが共に短絡したものとして確認できる。

一方、表１に示されたようにライン領域Ａが断線された場合とライン領域Ａ及びＢが同時に断線された場合とには同様な結果があらわれる。すなわち、トランジスタＴ１を動作させた場合にのみ前記導電パターン１００に電流の流れが測定できて残りトランジスタＴ２、Ｔ３、Ｔ４、Ｔ５及びＴ６の中から一つをターンオンさせた場合に全ての電流の流れが測定できなかった場合はライン領域Ａだけが断線されたのか、それともライン領域Ａ及びＢが同時に断線されたのかが判らなくなる場合もある。この場合は、追加入力パッドＩＰ２と出力パッドＯＰ１との間に電圧を印加して前記導電パターン１００に電流の流れが測定できればライン領域Ａだけが断線されたものであり、その反対の場合はライン領域Ａ及びＢが同時に断線されたものとして確認できる。同様に、入力パッドＩＰ１及び追加出力パッドＯＰ２に電圧を印加して前記導電パターン１００に電流が流れるかどうかの可否を測定することで、ライン領域Ｇだけが断線された場合とライン領域Ｆ及びＧが同時に断線された場合とを区分することができる。

その他に隣合う三個以上のライン領域が同時に断線された場合には、前記接続領域１００ｂの両端に接続された二つのトランジスタを同時にターンオンさせて残りのトランジスタはターンオフさせた後に前記導電パターン１００に電流が流れるかどうかの可否を測定する過程をさらに繰り返すことによって断線された位置を確認することができる。

図３は、本発明の好ましい実施形態にあって断線を引き起こす欠陷の大きさを評価する方法を説明するために図２の導電パターン領域を概略的に示す平面図である。

図３を参照すると、前述の方法により前記複数のライン領域１００ａの中から断線されたライン領域の数が確認されたら前記断線を引き起こす欠陷の大きさを評価することができる。このとき、前述のように断線を引き起こす欠陷は、前記導電パターン１００の中に一つだけが存在するものとして仮定する。前記導電パターン１００を構成する複数のライン領域１００ａの中から一つのライン領域のみ断線された場合に前記断線を引き起こす欠陥Ｄ１の大きさは、図３に示されたように前記ライン領域の幅Ｗより大きいか等しく、前記ライン領域の幅Ｗと前記ライン領域の両側スペース領域１０４の幅２Ｓより小さいか同じ大きさを有するものと近似される。また、前記導電パターン１００を構成する複数のライン領域１００ａの中で、互いに隣合う二つのライン領域が同時に断線された場合に前記断線を引き起こす欠陥Ｄ２の大きさは図３に示されたように前記断線されたライン領域の幅２Ｗ及び断線されたライン領域の間に介在されたスペース領域１０４の幅Ｓより大きいか等しく、前記断線されたライン領域の幅２Ｗ及び前記ライン領域の間と両側のスペース領域１０４との幅３Ｓより小さいか同じ大きさを有するものと近似されることができる。これを一般化すると、前記導電パターン１００で断線を引き起こす欠陷の大きさは下記の数式２であらわすことができる。

ｎＷ＋（ｎ−１）Ｓ≦Ｄｏ≦ｎＷ＋（ｎ＋１）Ｓ … 数式２
（Ｄｏ：断線を引き起こす欠陷の大きさ、Ｗ：ライン領域の幅、Ｓ：スペース領域の幅、ｎ：断線が発生したライン領域の数）
以下、前記導電パターン１００の中の所定領域が短絡された場合に前記短絡を引き起こす欠陷の大きさを評価する方法について説明する。

図４は、本発明の好ましい実施形態にあって短絡を引き起こす欠陷の大きさを評価する方法を説明するために図２の導電パターン領域を概略的に示す平面図である。

図４を参照すると、前記複数のライン領域１００ａの中から互いに短絡されたライン領域の数が確認されると、前記断線を引き起こす欠陷の大きさを評価することができる。このとき、短絡を発する欠陷は前記導電パターン１００内に一つだけが存在するものと仮定する。前述のように前記導電パターン１００の抵抗が前記固有の線抵抗よりも小さい値を有する場合は、前記導電パターン１００を構成する前記複数のライン領域１００ａの中から互いに隣合う少なくとも二つのライン領域が互いに短絡されたものとして判断できる。前記複数のライン領域１００ａの中から互いに短絡されたライン領域の数が多いほど測定された抵抗値はもっと小さくなるようになって、この抵抗値の差を分析して互いに短絡されたライン領域の数を確認することができる。ｎ個のライン領域が互いに短絡された場合に前記短絡を引き起こす欠陷の大きくは下記の数式３で表すことができる。

（ｎ−２）Ｗ＋（ｎ−１）Ｓ≦Ｄｓ＜ｎＷ＋（ｎ＋１）Ｓ … 数式３
（Ｄｓ：短絡を引き起こす欠陷の大きさ、Ｗ：ライン領域の幅、Ｓ：スペース領域の幅、ｎ：短絡が発生したライン領域の数）
すなわち、もしも前記複数のライン領域１００ａの中から二つのライン領域が互いに短絡された場合に前記短絡を引き起こす欠陷Ｄ３の大きくは互いに短絡されたライン領域の間に介在されたスペース領域１０４の幅Ｓより大きいか等しく、互いに短絡されたライン領域の幅２Ｗ及び互いに短絡されたライン領域の間と両側に介在されたスペース領域１０４との幅３Ｓより小さい大きさを有するものとして近似されることができる。

本発明の好ましい実施形態による半導体素子のテストパターンを示す回路図である。 図１のＰ領域のレイアウト図である。 本発明の好ましい実施形態において断線を引き起こす欠陷の大きさを評価する方法を説明するために図２の導電パターン領域を概略的に示した平面図である。 本発明の好ましい実施形態において短絡を引き起こす欠陷の大きさを評価する方法を説明するために図２の導電パターン領域を概略的に示した平面図である。

符号の説明

１００：導電パターン
１００ａ：ライン領域
１００ｂ：接続領域
１０２、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６：トランジスタ
ＩＰ１：入力パッド
ＩＰ２：追加入力パッド
ＯＰ１：出力パッド
ＯＰ２：追加出力パッド
ＴＳ：トランジスタ選択部

Claims (20)

1. 半導体基板上に配置された導電パターンと、
   ソース及びドレイン領域が前記導電パターンの互いに異なる部分にそれぞれ電気的に接続されて前記導電パターンを一定間隔で区切る複数のトランジスタと、
   前記複数のトランジスタの各ゲートと電気的に接続されて前記複数のトランジスタの中から一つ、またはそれらの組合せを選ぶためのトランジスタ選択部と、
   を含むことを特徴とする半導体素子のテストパターン。
2. 前記導電パターンは、ポリシリコンパターンであることを特徴とする請求項１に記載の半導体素子のテストパターン。
3. 前記導電パターンの一端部に接続された入力パッド及び前記導電パターンの他端部に接続された出力パッドをさらに含むことを特徴とする請求項１に記載の半導体素子のテストパターン。
4. 前記トランジスタ選択部は、前記複数のトランジスタの各ゲートと電気的に接続された複数の選択パッドを含むことを特徴とする請求項１に記載の半導体素子のテストパターン。
5. 前記トランジスタ選択部は、前記複数のトランジスタの各ゲートと電気的に接続されたデコーダ及び前記デコーダに入力信号を伝送するためのデコーダパッドを含むことを特徴とする請求項１に記載の半導体素子のテストパターン。
6. 半導体基板上に配置されて、互いに平行しながら等しい間隔で離隔された複数のライン領域及び前記複数のライン領域をジグザグの構造で接続する接続領域を含む導電パターンと、
   前記接続領域と対応されるように互いに隣合う前記ライン領域の一端部を電気的にスイッチングさせて、前記互いに隣合うライン領域の中から一つの一端部に電気的に接続されるソース領域及び前記互いに隣合うライン領域の中から残り一つの一端部に電気的に接続されるドレイン領域を有する複数のトランジスタと、
   前記複数のトランジスタの各ゲートと電気的に接続されて前記複数のトランジスタの中から一つ、またはそれらの組合せを選ぶためのトランジスタ選択部と、
   を含むことを特徴とする半導体素子のテストパターン。
7. 前記導電パターンは、ポリシリコンであることを特徴とする請求項６に記載の半導体素子のテストパターン。
8. 前記導電パターンの一端部に接続された入力パッド及び前記導電パターンの他端部に接続された出力パッドをさらに含む請求項６に記載の半導体素子のテストパターン。
9. 前記導電パターンに沿って前記入力パッドと最初に接続される前記接続領域と電気的に接続された追加入力パッド及び前記導電パターンに沿って前記出力パッドと最初に連結される前記接続領域と電気的に接続された追加出力パッドをさらに含むことを特徴とする請求項８に記載の半導体素子のテストパターン。
10. 前記トランジスタ選択部は、前記複数のトランジスタの各ゲートとそれぞれ電気的に接続された複数の選択パッドを含むことを特徴とする請求項６に記載の半導体素子のテストパターン。
11. 前記トランジスタ選択部は、前記複数のトランジスタの各ゲートと電気的に接続されたデコーダ及び前記デコーダに入力信号を伝送するためのデコーダパッドを含むことを特徴とする請求項６に記載の半導体素子のテストパターン。
12. 半導体基板上に配置された導電パターンの抵抗を測定して前記導電パターンの電気的な不良の存在可否を検出し、電気的な不良が存在する場合前記電気的な不良の種類を決め、
    ソース及びドレイン領域が前記導電パターンの互いに異なる部分に電気的に接続されて前記導電パターンを一定間隔で区切る複数のトランジスタの中から一つ、またはそれらの組合せを選択してターンオンさせて、前記導電パターンでの電流の流れを測定し、
    前記選択を繰り返して前記電気的な不良が発生した位置を探しだし、
    前記電気的な不良を引き起こす欠陷の大きさを評価することを特徴とする半導体素子のテスト方法。
13. 前記導電パターンは、半導体基板上に配置されて、互いに平行しながら等しい間隔で離隔された複数のライン領域及び前記複数のライン領域をジグザグの構造で接続する接続領域を含むことを特徴とする請求項１２に記載の半導体素子のテスト方法。
14. 前記複数のトランジスタは、それぞれ前記接続領域と対応されるように互いに隣合う前記ライン領域の一端部を電気的にスイッチングさせて、前記互いに隣合うライン領域の中から一つの一端部に電気的に接続されるソース領域及び前記互いに隣合うライン領域の中から残り一つの一端部に電気的に接続されるドレイン領域を有することを特徴とする請求項１３に記載の半導体素子のテスト方法。
15. 前記導電パターンは、ポリシリコンパターンであることを特徴とする請求項１４に記載の半導体素子のテスト方法。
16. 前記導電パターンの抵抗が前記導電パターンの固有線抵抗よりも大きい場合は、前記導電パターンは断線されたことと判断することを特徴とする請求項１４に記載の半導体素子のテスト方法。
17. 前記断線の発生した位置は、前記ライン領域を単位として確認されて、前記断線は前記複数のライン領域の中から一つ、または前記複数のライン領域の中から隣合う少なくとも二つのライン領域に同時に発生したものとして確認されることを特徴とする請求項１６に記載の半導体素子のテスト方法。
18. 前記断線を引き起こす欠陷の大きさは、ｎＷ＋（ｎ−１）Ｓ≦Ｄｏ≦ｎＷ＋（ｎ＋１）Ｓ（Ｄｏ：断線を引き起こす欠陷の大きさ、Ｗ：ライン領域の幅、Ｓ：スペース領域の幅、ｎ：断線が発生したライン領域の数）として示されることを特徴とする請求項１６に記載の半導体素子のテスト方法。
19. 前記導電パターンの抵抗が前記導電パターンの固有線抵抗よりも小さい場合は、前記導電パターンは短絡されたものとして判断することを特徴とする請求項１４に記載の半導体素子のテスト方法。
20. 前記短絡を引き起こす欠陷の大きくは、（ｎ−２）Ｗ＋（ｎ−１）Ｓ≦Ｄｓ＜ｎＷ＋（ｎ＋１）Ｓ（Ｄｓ：短絡を引き起こす欠陷の大きさ、Ｗ：ライン領域の幅、Ｓ：スペース領域の幅、ｎ：短絡が発生したライン領域の数）として示されることを特徴とする請求項１９に記載の半導体素子のテスト方法。

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