JP2005064360A - 半導体評価装置及び評価方法 - Google Patents
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Abstract
【課題】ボイドによる配線間の短絡を評価することができるとともに、短絡している配線間を特定することが可能なTEG構造を有する半導体評価装置及び半導体評価方法を提供する。
【解決手段】半導体基板1上に設けられた窒化膜2と、窒化膜2上に並列配置された複数の下層配線5と、複数の下層配線5を覆って形成される評価対象となる層間絶縁膜6と、複数の下層配線5の間に位置する層間絶縁膜6において、略等間隔に形成される複数のホールとを備え、複数のホールは、半導体基板1を露出させるホールと、窒化膜2を露出させるホールとを交互に備え、ホールに埋め込まれ、層間絶縁膜6上にホール毎に並列配置される複数の上層配線9a,9bとを備える。
【選択図】図11
【解決手段】半導体基板1上に設けられた窒化膜2と、窒化膜2上に並列配置された複数の下層配線5と、複数の下層配線5を覆って形成される評価対象となる層間絶縁膜6と、複数の下層配線5の間に位置する層間絶縁膜6において、略等間隔に形成される複数のホールとを備え、複数のホールは、半導体基板1を露出させるホールと、窒化膜2を露出させるホールとを交互に備え、ホールに埋め込まれ、層間絶縁膜6上にホール毎に並列配置される複数の上層配線9a,9bとを備える。
【選択図】図11
Description
本発明は、半導体評価装置及び評価方法に係る発明であって、特に、層間絶縁膜に内在するボイドを評価することができる半導体評価装置及び評価方法に関するものである。
半導体装置において、ある同一層内に設けられた配線は、配線間の絶縁のために層間絶縁膜が配線上に形成されることが多い。しかし、配線間の距離に対する、配線の膜厚の割合(配線のアスペクト比ともいう)が大きくなるに従い、層間絶縁膜が配線間に埋め込まれ難くなる。配線間に層間絶縁膜が埋め込まれ難くなると、配線間にボイドが発生することになる。このボイドの発生は、単に配線間の絶縁性を悪くするだけではない。
例えば、層間絶縁膜を形成後に配線間の位置にコンタクトホールを設け、このコンタクトホールに埋め込まれた上層配線を形成する。この場合、配線間にボイドが存在すると、複数のコンタクトホールどうしがボイドを介して繋がることがある。複数のコンタクトホールどうしがボイドを介して繋がると、上層配線を形成する際にコンタクトホールのみならずボイドにも配線材料が埋め込まれ、上層配線間が短絡する不良が発生する。
このような、配線間のボイドの存在を評価する方法として特許文献1に開示されている。この特許文献1の図7では、絶縁基板又は絶縁膜上に、絶縁膜及び第1の導電膜のうち少なくとも一方からなる直線状のラインパターンを略平行に複数形成する。そして、全面に評価対象の絶縁膜を形成してその表面を平坦化する。さらに、隣接するラインパターンの間でかつラインパターンの長手方向に所定の間隔を有する複数のホールを絶縁膜に形成する。そして、ホールに段差被覆性に優れたCVD技術等を用いて第2の導電膜を埋め込む。その後、全面に第3の導電膜を堆積しパターニングして、ホールに埋め込まれた第2の導電膜と接続され、且つラインパターンに対して交差配置される複数のラインパターンを形成する。そして、特許文献1では隣り合うラインパターン間のリーク電流を測定することにより、評価対象である絶縁膜の多数の箇所でボイドの有無を短時間で確認している。
しかし、ボイドによる配線間の短絡は、インラインで検出することは困難であり、通常、最終製品完成後の製品性能試験にて発見されることが多い。つまり、製品性能試験において電気的異常が発見され、この異常を不良解析することにより始めて配線間の層間絶縁膜にボイドが存在することが発見できる。不良解析によりボイドを発見するには、半導体装置の断面サンプルを作成し電子顕微鏡で観察することにより可能となる。そのため、解析に多くの時間とコストがかかる問題があった。また、インラインにおいてボイドを発見できれば、不良品を早期にスクリーニングできるため製造コストを低く抑えることができる。
一方、特許文献1に示した評価方法でも、容易にボイドを発見することができるが、複数の配線間においてボイドにより短絡している配線間を特定することは困難である。
そこで、本発明は、インラインでボイドによる配線間の短絡を評価することができるとともに、短絡している配線間を特定することが可能なTEG(TEST Element Group)構造を有する半導体評価装置及び半導体評価方法を提供することを目的とする。また、本発明は、配線間の間隔やホール間の間隔に依存する、ボイドによる配線間の短絡を評価することができるTEG構造を有する半導体評価装置を提供することを目的とする。
本発明に係る解決手段は、半導体基板上に設けられた第1絶縁膜と、第1絶縁膜上に並列配置された複数の第1配線と、複数の第1配線を覆って形成される評価対象となる層間絶縁膜と、複数の第1配線の間に位置する層間絶縁膜において、略等間隔に形成される複数のホールとを備え、複数のホールは、半導体基板を露出させる第1ホールと、第1絶縁膜を露出させる第2ホールとを交互に備え、ホールに埋め込まれ、層間絶縁膜上にホール毎に並列配置される複数の第2配線をさらに備える。
また、本発明に係る別の解決手段は、半導体基板上に設けられた第1絶縁膜と、第1絶縁膜上に並列配置された複数の第1配線と、複数の第1配線を覆って形成される評価対象となる層間絶縁膜と、複数の第1配線の間に位置する層間絶縁膜において、略等間隔に形成され、第1絶縁膜を露出させる複数のホールと、ホールに埋め込まれ、層間絶縁膜上にホール毎に並列配置される複数の第2配線とを備え、第2配線の一部は、1つおきに接続され櫛状配線を構成し、半導体基板と電気的に接続され、櫛状配線の間に位置する第2配線は、それぞれ独立に存在し半導体基板から電気的に絶縁されている。
さらに、本発明に係る別の解決手段は、半導体評価方法であり、上記解決手段で記載した半導体評価装置の第2配線に対して電子を照射し、第2配線からの2次電子像を観察することにより、層間絶縁膜に内在するボイドを評価する。
本発明に記載の半導体評価装置は、半導体基板上に設けられた第1絶縁膜と、第1絶縁膜上に並列配置された複数の第1配線と、複数の第1配線を覆って形成される評価対象となる層間絶縁膜と、複数の第1配線の間に位置する層間絶縁膜において、略等間隔に形成される複数のホールとを備え、複数のホールは、半導体基板を露出させる第1ホールと、第1絶縁膜を露出させる第2ホールとを交互に備え、ホールに埋め込まれ、層間絶縁膜上にホール毎に並列配置される複数の第2配線をさらに備えるので、特別な装置等を用いることなく走査型電子顕微鏡のみでボイドによる配線間の短絡を評価することができるとともに、短絡している配線間を特定することが可能であり、また第2配線のパターンをシンプルにすることができる効果がある。
本発明に記載の別の半導体評価装置は、半導体基板上に設けられた第1絶縁膜と、第1絶縁膜上に並列配置された複数の第1配線と、複数の第1配線を覆って形成される評価対象となる層間絶縁膜と、複数の第1配線の間に位置する層間絶縁膜において、略等間隔に形成され、第1絶縁膜を露出させる複数のホールと、ホールに埋め込まれ、層間絶縁膜上にホール毎に並列配置される複数の第2配線とを備え、第2配線の一部は、1つおきに接続され櫛状配線を構成し、半導体基板と電気的に接続され、櫛状配線の間に位置する第2配線は、それぞれ独立に存在し半導体基板から電気的に絶縁されているので、特別な装置等を用いることなく走査型電子顕微鏡のみでボイドによる配線間の短絡を評価することができるとともに、短絡している配線間を特定することが可能であり、また半導体基板と第2配線とを接続する箇所を1つにまとめることができる効果がある。
本発明に記載の半導体評価方法は、本発明に記載の半導体評価装置を用いる半導体評価方法であって、第2配線に対して電子を照射し、第2配線からの2次電子像を観察することにより、層間絶縁膜に内在するボイドを評価するので、特別な装置等を用いることなく走査型電子顕微鏡のみでボイドによる配線間の短絡を評価することができるとともに、短絡している配線間を特定することが可能であり、また第2配線のパターンがシンプルであるため断線等による信頼性の低下を回避する効果がある。さらに、半導体基板と第2配線との接続部分を1つにまとめることができるため、半導体基板と第2配線との接触不良による信頼性の低下を回避することができる効果がある。
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
(実施の形態1)
本実施の形態に係るTEG構造について製造方法に従って説明する。まず、図1(a)に半導体基板1の平面図を示す。また、図1(a)の破線部Aの断面図を図1(b)に示す。半導体基板1上に絶縁膜である窒化膜2を全面に積層する。窒化膜2を積層する方法は、例えばCVD(Chemical Vapor Deposition)法がある。図2(a)に窒化膜2を積層後の半導体基板1の平面図を示す。また、図2(a)の破線部Aの断面図を図2(b)に示す。次に、窒化膜2に対してフォトリソグラフィー技術を用いて所定の部分の窒化膜2を取り除く。図3(a)では、直線状に窒化膜2が取り除かれ、半導体基板1が露出した3本の直線パターン3が形成されている。図3(a)の破線部Aの断面図を図3(b)に示す。また、図3(a)の破線部Bの断面図を図3(c)に示す。
本実施の形態に係るTEG構造について製造方法に従って説明する。まず、図1(a)に半導体基板1の平面図を示す。また、図1(a)の破線部Aの断面図を図1(b)に示す。半導体基板1上に絶縁膜である窒化膜2を全面に積層する。窒化膜2を積層する方法は、例えばCVD(Chemical Vapor Deposition)法がある。図2(a)に窒化膜2を積層後の半導体基板1の平面図を示す。また、図2(a)の破線部Aの断面図を図2(b)に示す。次に、窒化膜2に対してフォトリソグラフィー技術を用いて所定の部分の窒化膜2を取り除く。図3(a)では、直線状に窒化膜2が取り除かれ、半導体基板1が露出した3本の直線パターン3が形成されている。図3(a)の破線部Aの断面図を図3(b)に示す。また、図3(a)の破線部Bの断面図を図3(c)に示す。
窒化膜2及び直線パターン3上にAlやCuなどの金属膜4を全面に積層する。金属膜4を積層する方法は、スパッタ法やCVD法などがある。図4(a)に金属膜4を積層後の半導体基板1の平面図を示す。図4(a)の破線部Aの断面図を図4(b)に示す。また、図4(a)の破線部Bの断面図を図4(c)に示す。次に、金属膜4に対してフォトリソグラフィー技術を用いて下層配線5を形成する。図5(a)では、直線パターン3に対して直角方向に2本の下層配線5が形成されている。図5(a)の破線部Aの断面図を図5(b)に示す。また、図5(a)の破線部Bの断面図を図5(c)に示す。
窒化膜2、直線パターン3及び下層配線5上に層間絶縁膜6を積層する。層間絶縁膜6を積層する方法は、CVD法などがある。図6(a)に層間絶縁膜6を積層後の半導体基板1の平面図を示す。図6(a)の破線部Aの断面図を図6(b)に示す。また、図6(a)の破線部Bの断面図を図6(c)に示す。図6(b)及び図6(c)に示すように、層間絶縁膜6は下層配線5の形状の影響により表面部に凹凸が形成される。次に、凹凸が形成された層間絶縁膜6の表面を平坦化する。層間絶縁膜6を平坦化する方法としては、化学機械研磨(CMP)やエッチバックなどがある。図7(a)に平坦化後の半導体基板1の平面図を示す。図7(a)の破線部Aの断面図を図7(b)に示す。また、図7(a)の破線部Bの断面図を図7(c)に示す。なお、層間絶縁膜6を平坦化するのは、層間絶縁膜6上に配線等を形成しやすくするためである。
フォトリソグラフィー技術を用いて下層配線5の間に位置する層間絶縁膜6にホール7を形成する。ホール7は、直線パターン3上と窒化膜2上とにおいて交互に形成されている。図8(a)にホール7形成後の半導体基板1の平面図を示す。図8(a)の破線部Aの断面図を図8(b)に示す。また、図8(a)の破線部Bの断面図を図8(c)に示す。図8(b)では、直線パターン3上にホール7が設けられているため半導体基板1が露出している。しかし、図8(c)では、窒化膜2が存在するためホール7により半導体基板1が露出しない。
層間絶縁膜6及びホール7上にAlやCuなどの金属膜8を積層する。金属膜8を積層する方法は、スパッタ法やCVD法などがある。図9(a)に金属膜8を積層後の半導体基板1の平面図を示す。図9(a)の破線部Aの断面図を図9(b)に示す。また、図9(a)の破線部Bの断面図を図9(c)に示す。次に、金属膜8に対してフォトリソグラフィー技術を用いて上層配線9を形成する。図10(a)に示すように、ホール7上の位置に下層配線5に対して直角方向に5本の上層配線9が設けられている。図10(a)の破線部Aの断面図を図10(b)に示す。また、図10(a)の破線部Bの断面図を図10(c)に示す。図10(b)では、上層配線9がホール7を介して半導体基板1と接続されているようすが示されている。また、図10(c)では、上層配線9が窒化膜2により半導体基板1と絶縁されているようすが示されている。
なお、5本の上層配線9はそれぞれ互いには接続されておらず、また層間絶縁膜6上において他の配線等とも接続されていない。そのため、ホール7を介して半導体基板1と接続されている上層配線9は、半導体基板1以外に電気的に接続されている部分はなく、ホール7において窒化膜2を介して半導体基板1と接続されている上層配線9は、半導体基板1からも電気的に絶縁されている。以上のように製造されるTEG構造が、ボイドによる配線間の短絡を評価することができる本実施の形態に係る半導体評価装置である。
次に、本実施の形態に係るTEG構造による配線間の短絡評価について説明する。まず、図11(a)に、ボイド10が存在する本実施の形態に係るTEG構造の平面図を示す。なお、上層配線9aと上層配線9bとの間の層間絶縁膜6中には、ボイド10は存在するが、平面図からはその存在は分からない。図11(a)の破線部Aの断面図を図11(b)に示す。図11(b)では、ボイド10が図示されている。このボイド10は、下層配線5のアスペクト比が大きくなるに従い発生しやすくなる。また、ボイド10は、層間絶縁膜6が形成された直後は空洞であるが、ホール7と接続しているため金属膜8を積層する際にボイド10内も金属膜8が埋め込まれる。そのため、隣接するホール7間は、ボイド10内に埋め込まれた金属膜8により電気的に接続されることになる。つまり、図11(a)では、上層配線9aと上層配線9bとがボイド10を介して電気的に接続されている。
本実施の形態に用いる評価方法は、走査型電子顕微鏡(SEM)の電位コントラスト法である。まず、図10(a)に示す層間絶縁膜6中にボイド10が存在しないTEG構造に対して走査型電子顕微鏡で観察を行う。その結果は、図12に示すようなTEG構造の2次電子像が得られる。つまり、ホール7により半導体基板1と電気的に接続されている上層配線9a,9c,9eは暗い2次電子像となり、窒化膜2により半導体基板1から絶縁されている上層配線9b,9dは明るい2次電子像が得られる。このような2次電子像が得られる理由は、走査型電子顕微鏡の電子銃から放出された電子が上層配線9に蓄積され、上層配線9によってその蓄積量に差が生じるからである。ホール7により半導体基板1と電気的に接続されている上層配線9a,9c,9eであれば、照射された電子が半導体基板1から放出されるのであるが、窒化膜2により半導体基板1から絶縁されている上層配線9b,9dは、照射された電子がそのまま蓄積されることになる。電荷が蓄積された上層配線9b,9dからは、蓄積されていない上層配線9に比べて多くの2次電子が放出され、走査型電子顕微鏡の2次電子像を観察すると図12のような上層配線9にコントラストがついた2次電子像が得られる。
図10(a)に示すTEG構造では、半導体基板1に接続された上層配線9a,9c,9eと絶縁された上層配線9b,9dとが交互に存在するため、図12に示すような明暗が交互に存在する2次電子像が得られる。しかし、図11(a)に示すような層間絶縁膜6中にボイド10が存在するTEG構造の場合、走査型電子顕微鏡の2次電子像を観察すると図13のようになる。図13では、本来明るく表示される上層配線9bが暗く表示されている。これは、上層配線9aと上層配線9bとが金属膜8が埋め込まれたボイド10により電気的に接続されているためである。そのため、上層配線9bに照射された電子は、ボイド10及び上層配線9aを介して半導体基板1に流れるため上層配線9bには蓄積されず、上層配線9bは暗い2次電子像となる。
以上のように、走査型電子顕微鏡の電位コントラスト法は、ボイド10が存在しないTEG構造の2次電子像とボイド10が存在するTEG構造の2次電子像とのコントラストを比較することにより、層間絶縁膜6中に存在するボイド10を検出する方法である。
本実施の形態に記載の半導体評価装置は、半導体基板1上に設けられた窒化膜2と、窒化膜2上に並列配置された複数の下層配線5と、複数の下層配線5を覆って形成される評価対象となる層間絶縁膜6と、複数の下層配線5の間に位置する層間絶縁膜6において、略等間隔に形成される複数のホールとを備え、複数のホールは、半導体基板1を露出させるホール7と、窒化膜2を露出させるホール7とを交互に備え、ホール7に埋め込まれ、層間絶縁膜6上にホール7毎に並列配置される複数の上層配線9をさらに備えるので、特別な装置等を用いることなく走査型電子顕微鏡のみでボイドによる配線間の短絡を評価することができるとともに、短絡している配線間を特定することが可能なTEG構造を有する半導体評価装置である。また、上層配線9はホール7と接続するのみであるため、形状を単純にすることができる。
本実施の形態に記載の半導体評価方法は、本実施の形態に記載の半導体評価装置の上層配線9に対して電子を照射し、上層配線9からの2次電子像を観察することにより、層間絶縁膜6に内在するボイドを評価するので、特別な装置等を用いることなく走査型電子顕微鏡のみでボイドによる配線間の短絡を評価することができるとともに、短絡している配線間を特定することが可能な半導体評価方法である。また、上層配線9の形状を単純にすることができるため、上層配線9の断線等による不具合を低減することができる。
(変形例)
本実施の形態では、半導体基板1上に窒化膜2設けてTEG構造を構成したが、本変形例では窒化膜2に代えて素子分離酸化膜11や酸化膜12を用いている。図14(a)に窒化膜2に代えて素子分離酸化膜11を用いたTEG構造の平面図を示す。しかし、素子分離酸化膜11は層間絶縁膜6の下層にあるため平面図では図14(a)と図10(a)とは同じ構成となる。図14(a)の破線部Aの断面図を図14(b)に示す。また、図14(a)の破線部Bの断面図を図14(c)に示す。図14(c)では、半導体基板1上に素子分離酸化膜11が設けられていることが分かる。
本実施の形態では、半導体基板1上に窒化膜2設けてTEG構造を構成したが、本変形例では窒化膜2に代えて素子分離酸化膜11や酸化膜12を用いている。図14(a)に窒化膜2に代えて素子分離酸化膜11を用いたTEG構造の平面図を示す。しかし、素子分離酸化膜11は層間絶縁膜6の下層にあるため平面図では図14(a)と図10(a)とは同じ構成となる。図14(a)の破線部Aの断面図を図14(b)に示す。また、図14(a)の破線部Bの断面図を図14(c)に示す。図14(c)では、半導体基板1上に素子分離酸化膜11が設けられていることが分かる。
次に、図15(a)に窒化膜2に代えて酸化膜12を用いたTEG構造の平面図を示す。しかし、酸化膜12は層間絶縁膜6の下層にあるため平面図では図15(a)と図10(a)とは同じ構成となる。図15(a)の破線部Aの断面図を図15(b)に示す。また、図15(a)の破線部Bの断面図を図15(c)に示す。図15(c)では、半導体基板1上に酸化膜12が設けられていることが分かる。なお、酸化膜12はCVD法により半導体基板1上に積層される。
以上のように、本変形例に記載の半導体評価装置では、窒化膜2に代えて素子分離酸化膜11や酸化膜12を用いるので、様々な層構成を有する半導体装置に適用することができるTEG構造を有する半導体評価装置である。
(実施の形態2)
本実施の形態に係るTEG構造について製造方法に従って説明する。まず、図16(a)に半導体基板1の平面図を示す。また、図16(a)の破線部Aの断面図を図16(b)に示す。半導体基板1上に絶縁膜である窒化膜2を全面に積層する。窒化膜2を積層する方法は、例えばCVD法がある。図17(a)に窒化膜2を積層後の半導体基板1の平面図を示す。また、図17(a)の破線部Aの断面図を図17(b)に示す。次に、窒化膜2に対してフォトリソグラフィー技術を用いて所定の部分の窒化膜2を取り除く。図18(a)では、窒化膜2の一部が取り除かれ、半導体基板1が露出した矩形パターン20が形成されている。図18(a)の破線部Aの断面図を図18(b)に示す。
本実施の形態に係るTEG構造について製造方法に従って説明する。まず、図16(a)に半導体基板1の平面図を示す。また、図16(a)の破線部Aの断面図を図16(b)に示す。半導体基板1上に絶縁膜である窒化膜2を全面に積層する。窒化膜2を積層する方法は、例えばCVD法がある。図17(a)に窒化膜2を積層後の半導体基板1の平面図を示す。また、図17(a)の破線部Aの断面図を図17(b)に示す。次に、窒化膜2に対してフォトリソグラフィー技術を用いて所定の部分の窒化膜2を取り除く。図18(a)では、窒化膜2の一部が取り除かれ、半導体基板1が露出した矩形パターン20が形成されている。図18(a)の破線部Aの断面図を図18(b)に示す。
窒化膜2及び矩形パターン20上にAlやCuなどの金属膜4を全面に積層する。金属膜4を積層する方法は、スパッタ法やCVD法などがある。図19(a)に金属膜4を積層後の半導体基板1の平面図を示す。図19(a)の破線部Aの断面図を図19(b)に示す。次に、金属膜4に対してフォトリソグラフィー技術を用いて下層配線5を形成する。図20(a)では、矩形パターン20とは交差することのない部分の窒化膜2上に2本の下層配線5が形成されている。図20(a)の破線部Aの断面図を図20(b)に示す。
窒化膜2、矩形パターン20及び下層配線5上に層間絶縁膜6を積層する。層間絶縁膜6を積層する方法は、CVD法などがある。図21(a)に層間絶縁膜6を積層後の半導体基板1の平面図を示す。図21(a)の破線部Aの断面図を図21(b)に示す。図21(b)に示すように、層間絶縁膜6は下層配線5の形状の影響により表面部に凹凸が形成される。次に、凹凸が形成された層間絶縁膜6の表面を平坦化する。層間絶縁膜6を平坦化する方法としては、化学機械研磨(CMP)やエッチバックなどがある。図22(a)に平坦化後の半導体基板1の平面図を示す。図22(a)の破線部Aの断面図を図22(b)に示す。なお、層間絶縁膜6を平坦化するのは、層間絶縁膜6上に配線等を形成しやすくするためである。
フォトリソグラフィー技術を用いて下層配線5の間に位置する層間絶縁膜6にホール7を形成する。また、フォトリソグラフィー技術を用いて矩形パターン20上に位置する層間絶縁膜6にホール7を形成する。図23(a)にホール7形成後の半導体基板1の平面図を示す。図23(a)では、ホール7が矩形パターン20上に1つ、窒化膜2上に5つ形成されている。図23(a)の破線部Aの断面図を図23(b)に示す。また、図23(a)の破線部Bの断面図を図23(c)に示す。図23(c)では、矩形パターン20上にホール7が形成されるため半導体基板1が露出している。しかし、図23(b)では、窒化膜2が存在するためホール7により半導体基板1が露出しない。
層間絶縁膜6及びホール7上にAlやCuなどの金属膜8を積層する。金属膜8を積層する方法は、スパッタ法やCVD法などがある。図24(a)に金属膜8を積層後の半導体基板1の平面図を示す。図24(a)の破線部Aの断面図を図24(b)に示す。また、図24(a)の破線部Bの断面図を図24(c)に示す。次に、金属膜8に対してフォトリソグラフィー技術を用いて上層配線9を形成する。図25(a)に示すように、ホール7上の位置に下層配線5に対して直角方向に5本の上層配線9a〜9eが設けられ、そのうち上層配線9b,9dの2本は共通に上層配線9fに接続され、矩形パターン20上のホール7を介して半導体基板1と電気的に接続されている。残りの上層配線9a,9c,9eの3本は、それぞれ他の上層配線9b,9d,9fとは接続されていない。図25(a)の破線部Aの断面図を図25(b)に示す。また、図25(a)の破線部Bの断面図を図25(c)に示す。図25(c)では、上層配線9fがホール7を介して半導体基板1と接続されているようすが示されている。また、図25(b)では、上層配線9aが窒化膜2により半導体基板1と絶縁されているようすが示されている。
なお、上層配線9fに共通に接続された上層配線9b,9dは、電気的に半導体基板1と接続されているが、ホール7において窒化膜2を介して半導体基板1と接続されている上層配線9a,9c,9eは、半導体基板1から電気的に絶縁されている。以上のように製造されるTEG構造が、ボイドによる配線間の短絡を評価することができる本実施の形態に係る半導体評価装置である。
次に、本実施の形態に係るTEG構造による配線間の短絡評価について説明する。まず、図26(a)に、ボイド10が存在する本実施の形態に係るTEG構造の平面図を示す。なお、上層配線9aと上層配線9bとの間の層間絶縁膜6中に、ボイド10は存在するが、平面図からはその存在は分からない。図26(a)の破線部Aの断面図を図26(b)に示す。図26(b)では、ボイド10が図示されている。このボイド10は、下層配線5のアスペクト比が大きくなるに従い発生しやすくなる。また、ボイド10は、層間絶縁膜6が形成された直後は空洞であるが、ホール7と接続しているため金属膜8を積層する際にボイド10内も金属膜8が埋め込まれる。そのため、隣接するホール7間は、ボイド10内に埋め込まれた金属膜8により電気的に接続されることになる。つまり、図26(a)では、上層配線9aと上層配線9bとがボイド10を介して電気的に接続されている。
本実施の形態に用いる評価方法も、走査型電子顕微鏡の電位コントラスト法である。まず、図25(a)に示す層間絶縁膜6中にボイド10が存在しないTEG構造に対して走査型電子顕微鏡で観察を行う。その結果は、図27に示すようなTEG構造の2次電子像が得られる。つまり、ホール7を介して半導体基板1と電気的に接続している上層配線9b,9dは暗い2次電子像となり、窒化膜2により半導体基板1から絶縁されている上層配線9a,9c,9eは明るい2次電子像が得られる。
図25(a)に示すTEG構造では、半導体基板1に接続された上層配線9b,9dと絶縁された上層配線9a,9c,9eとが交互に存在するため、図27に示すような明暗が交互に存在する2次電子像が得られる。しかし、図26(a)に示すような層間絶縁膜6中にボイド10が存在するTEG構造の場合、走査型電子顕微鏡の2次電子像を観察すると図28のようになる。図28では、本来明るく表示される上層配線9aが暗く表示されている。これは、上層配線9aと上層配線9bとが金属膜8が埋め込まれたボイド10により電気的に接続されているためである。そのため、上層配線9aに電子が蓄積されず、暗い2次電子像となる。
以上のように、走査型電子顕微鏡の電位コントラスト法は、ボイド10が存在しないTEG構造の2次電子像とボイド10が存在するTEG構造の2次電子像とのコントラストを比較することにより、ボイド10による上層配線9a〜9e間の短絡を評価することができる。
本実施の形態に記載の半導体評価装置は、半導体基板1上に設けられた窒化膜2と、窒化膜2上に並列配置された複数の下層配線5と、複数の下層配線5を覆って形成される評価対象となる層間絶縁膜6と、複数の下層配線5の間に位置する層間絶縁膜6において、略等間隔に形成され、窒化膜2を露出させるホール7と、ホール7に埋め込まれ、層間絶縁膜6上にホール7毎に並列配置される複数の上層配線9とを備え、上層配線9の一部は、1つおきに接続され櫛状配線を構成し、半導体基板1と電気的に接続され、櫛状配線の間に位置する上層配線9は、それぞれ独立に存在し半導体基板1から電気的に絶縁されているので、特別な装置等を用いることなく走査型電子顕微鏡のみでボイド10による配線間の短絡を評価することができるとともに、短絡している配線間を特定することが可能なTEG構造を有する半導体評価装置である。また、半導体基板1と上層配線9との接続する箇所を1つにまとめることができる。
本実施の形態に記載の半導体評価方法は、本実施の形態に記載の半導体評価装置の上層配線9に対して電子を照射し、上層配線9からの2次電子像を観察することにより、層間絶縁膜6に内在するボイド10を評価するので、特別な装置等を用いることなく走査型電子顕微鏡のみでボイド10による配線間の短絡を評価することができるとともに、短絡している配線間を特定することが可能な半導体評価方法である。また、半導体基板1と上層配線9との接続する箇所を1つにまとめることができるので、半導体基板1と上層配線9との接続不良による不具合の可能性を低減することができる。
(変形例)
本実施の形態では、半導体基板1上に窒化膜2設けてTEG構造を構成したが、本変形例では窒化膜2に代えて素子分離酸化膜11や酸化膜12を用いている。図29(a)に窒化膜2に代えて素子分離酸化膜11を用いたTEG構造の平面図を示す。しかし、素子分離酸化膜11は層間絶縁膜6の下層にあるため平面図では図29(a)と図25(a)とは同じ構成となる。図29(a)の破線部Aの断面図を図29(b)に示す。また、図29(a)の破線部Bの断面図を図29(c)に示す。図29(b)では、半導体基板1上に素子分離酸化膜11が設けられていることが分かる。
本実施の形態では、半導体基板1上に窒化膜2設けてTEG構造を構成したが、本変形例では窒化膜2に代えて素子分離酸化膜11や酸化膜12を用いている。図29(a)に窒化膜2に代えて素子分離酸化膜11を用いたTEG構造の平面図を示す。しかし、素子分離酸化膜11は層間絶縁膜6の下層にあるため平面図では図29(a)と図25(a)とは同じ構成となる。図29(a)の破線部Aの断面図を図29(b)に示す。また、図29(a)の破線部Bの断面図を図29(c)に示す。図29(b)では、半導体基板1上に素子分離酸化膜11が設けられていることが分かる。
次に、図30(a)に窒化膜2に代えて酸化膜12を用いたTEG構造の平面図を示す。しかし、酸化膜12は層間絶縁膜6の下層にあるため平面図では図30(a)と図25(a)とは同じ構成となる。図30(a)の破線部Aの断面図を図30(b)に示す。また、図30(a)の破線部Bの断面図を図30(c)に示す。図30(b)では、半導体基板1上に酸化膜12が設けられていることが分かる。なお、酸化膜12はCVD法により半導体基板1上に積層される。
(実施の形態3)
実施の形態1及び2では、ボイドによる配線間の短絡を評価することができるTEG構造を有する半導体評価装置を示した。一方、半導体製造において、半導体ウェハ上には複数の半導体チップが形成される。この半導体チップ毎に実施の形態1及び2で示したTEG構造を有する半導体評価装置を設けることにより、下層配線やホールの間隔が同じTEG構造の半導体評価装置が半導体ウェハ上に複数設けられることになる。しかし、半導体チップ内においては、下層配線の間隔とは異なる配線も存在する。配線の間隔が異なれば、当該配線間に埋め込まれる層間絶縁膜に発生するボイドの数も異なる。また、層間絶縁膜中に発生するボイドの大きさは、配線の間隔等の条件により変化する。このボイドの大きさが、ホールの間隔よりも小さい場合にはホールの間は短絡することがなく、ボイドの有無を評価することができなくなる。
実施の形態1及び2では、ボイドによる配線間の短絡を評価することができるTEG構造を有する半導体評価装置を示した。一方、半導体製造において、半導体ウェハ上には複数の半導体チップが形成される。この半導体チップ毎に実施の形態1及び2で示したTEG構造を有する半導体評価装置を設けることにより、下層配線やホールの間隔が同じTEG構造の半導体評価装置が半導体ウェハ上に複数設けられることになる。しかし、半導体チップ内においては、下層配線の間隔とは異なる配線も存在する。配線の間隔が異なれば、当該配線間に埋め込まれる層間絶縁膜に発生するボイドの数も異なる。また、層間絶縁膜中に発生するボイドの大きさは、配線の間隔等の条件により変化する。このボイドの大きさが、ホールの間隔よりも小さい場合にはホールの間は短絡することがなく、ボイドの有無を評価することができなくなる。
本実施の形態では、以上の状況をふまえて1つの半導体チップ内に下層配線の間隔が異なるTEG構造を有する半導体評価装置を設けている。図31(a)に、本実施の形態に係る半導体ウェハ31の模式図を示す。図31(a)では、半導体ウェハ31内に複数の半導体チップ32が設けられている。この半導体チップ32の1つを拡大した図を、図31(b)に示す。図31(b)では、領域33に所定の下層配線の間隔を有するTEG構造を設け、領域34に領域33の下層配線の間隔より狭いTEG構造を設け、さらに領域35に領域34の下層配線の間隔より狭いTEG構造を設けている。つまり、領域33から領域35へ下層配線の間隔が大中小へと変化するように設けられている。なお、図31(b)の領域の分け方は例示であり、他の分け方であっても良い。
図31を用いて、1つの半導体チップ内で下層配線の間隔が異なるTEG構造を有する半導体評価装置について説明したが、1つの半導体チップ内でホールの間隔が異なるTEG構造を有する半導体評価装置についても同様に説明できる。図31(b)において、領域33に所定のホールの間隔を有するTEG構造を設け、領域34に領域33のホールの間隔より狭いTEG構造を設け、さらに領域35に領域34のホールの間隔より狭いTEG構造を設けている。つまり、領域33から領域35へホールの間隔が大中小へと変化するように設けられている。なお、図31(b)の領域の分け方は例示であり、他の分け方であっても良い。さらに、下層配線の間隔とホールの間隔とを組み合わせて、半導体チップ32内の領域毎に下層配線の間隔及びホールの間隔が異なるTEG構造を有する半導体評価装置としても良い。
本実施の形態のように、1つの半導体チップ内において下層配線の間隔やホールの間隔を変化させるためには、下層配線やホールを形成時に用いるフォトマスクを予め複数の領域に分け、それぞれの領域で異なる下層配線やホールのフォトマスクパターンを形成する。なお、下層配線のフォトマスクとホールのフォトマスクとは独立したフォトマスクで構成されるので、両者のフォトマスクを組み合わせる組み合わせないは簡単に選択することができる。
以上のように、本実施の形態に記載の半導体評価装置は、半導体チップ32内の所定の領域33,34,35毎に、下層配線間の間隔が異なるので、半導体チップ32内の様々な配線パターンに対応してボイドの有無を評価することができる。また、どの程度の配線間隔からボイドが発生するか評価することができる。さらに、半導体ウェハ31内のボイドの傾向も評価することができる。
本実施の形態に記載の半導体評価装置は、半導体チップ32内の所定の領域33,34,35毎に、ホール間の間隔が異なることなので、半導体チップ32内において発生する大きさの異なるボイドを評価することができる。また、どの程度の大きさのボイドが発生しているかを評価することもできる。さらに、半導体ウェハ31内のボイドの傾向も評価することができる。
(実施の形態4)
実施の形態3では、半導体チップ内で下層配線やホールの間隔が異なるTEG構造を有する半導体評価装置の場合について説明した。本実施の形態では、半導体チップ内では同じ下層配線やホールの間隔であるが、半導体チップ毎に下層配線やホールの間隔が異なる。図32に、本実施の形態に係る半導体ウェハの模式図を示す。図32では、半導体ウェハ31内に6行6列の半導体チップ32が設けられている。図32では、列毎に下層配線の間隔が異なっている。列41に所定の下層配線の間隔を有するTEG構造を設け、列42に列41の下層配線の間隔より狭いTEG構造を設け、さらに列43に列42の下層配線の間隔より狭いTEG構造を設けている。列44,45,46は、列41,42,43の繰り返しである。つまり、列41から列43へ下層配線の間隔が大中小へと変化し、列44から列46も繰り返し下層配線の間隔が大中小へと変化するように設けられている。なお、図32の領域の分け方は例示であり、他の分け方であっても良い。また、図32では、列毎に同じ下層配線の間隔としたが、これに限られず、半導体チップ毎に異なる下層配線の間隔としても良い。
実施の形態3では、半導体チップ内で下層配線やホールの間隔が異なるTEG構造を有する半導体評価装置の場合について説明した。本実施の形態では、半導体チップ内では同じ下層配線やホールの間隔であるが、半導体チップ毎に下層配線やホールの間隔が異なる。図32に、本実施の形態に係る半導体ウェハの模式図を示す。図32では、半導体ウェハ31内に6行6列の半導体チップ32が設けられている。図32では、列毎に下層配線の間隔が異なっている。列41に所定の下層配線の間隔を有するTEG構造を設け、列42に列41の下層配線の間隔より狭いTEG構造を設け、さらに列43に列42の下層配線の間隔より狭いTEG構造を設けている。列44,45,46は、列41,42,43の繰り返しである。つまり、列41から列43へ下層配線の間隔が大中小へと変化し、列44から列46も繰り返し下層配線の間隔が大中小へと変化するように設けられている。なお、図32の領域の分け方は例示であり、他の分け方であっても良い。また、図32では、列毎に同じ下層配線の間隔としたが、これに限られず、半導体チップ毎に異なる下層配線の間隔としても良い。
図32を用いて、半導体チップ毎に下層配線の間隔が異なるTEG構造を有する半導体評価装置について説明したが、半導体チップ毎にホールの間隔が異なるTEG構造を有する半導体評価装置についても同様に説明できる。図32において、列41に所定のホールの間隔を有するTEG構造を設け、列42に領域41のホールの間隔より狭いTEG構造を設け、さらに領域43に領域42のホールの間隔より狭いTEG構造を設けている。列44,45,46は、列41,42,43の繰り返しである。つまり、列41から列43へホールの間隔が大中小へと変化し、列44から列46も繰り返しホールの間隔が大中小へと変化するように設けられている。なお、図32の領域の分け方は例示であり、他の分け方であっても良い。また、図32では、列毎に同じホールの間隔としたが、これに限られず、半導体チップ毎に異なるホールの間隔としても良い。さらに、下層配線の間隔とホールの間隔とを組み合わせて、半導体チップ毎に下層配線の間隔及びホールの間隔が異なるTEG構造を有する半導体評価装置としても良い。
本実施の形態のように、半導体チップ毎に下層配線の間隔やホールの間隔を変化させるためには、下層配線やホールのパターンが異なるフォトマスクを半導体チップ毎に変えて露光する方法や、下層配線やホールのパターンが同じフォトマスクを用いて、半導体チップ毎に露光量を変化させる方法がある。なお、下層配線やホールのパターンや露光量を変化させる単位は、1半導体チップ単位に限られず複数の半導体チップ単位(例えば露光装置の1ショット単位)であっても良い。さらに、上記の方法であっても、下層配線のフォトマスクとホールのフォトマスクとは独立したフォトマスクで構成されるので、両者のフォトマスクを組み合わせる組み合わせないは簡単に選択することができる。また、下層配線の露光工程とホールの露光工程とは独立しているので、それぞれの露光量を独立に変化させることもできる。
以上のように、本実施の形態に記載の半導体評価装置は、半導体ウェハ31内に設けられた半導体チップ32単位で、下層配線間の間隔が異なるので、半導体ウェハ31内の様々な配線パターンに対応してボイドの有無を評価することができる。また、どの程度の配線間隔からボイドが発生するか評価することができる。さらに、半導体ウェハ31内のボイドの傾向も評価することができる。
本実施の形態に記載の半導体評価装置は、半導体ウェハ31内に設けられた半導体チップ32単位で、ホール間の間隔が異なることなので、半導体ウェハ31内において発生する大きさの異なるボイドを評価することができる。また、どの程度の大きさのボイドが発生しているかを評価することもできる。さらに、半導体ウェハ31内のボイドの傾向も評価することができる。
(実施の形態5)
実施の形態3や実施の形態4では、電位コントラスト法を利用するTEG構造を有する半導体評価装置に対して下層配線やホールの間隔を変化させていたが、本実施の形態では、電流測定を利用するTEG構造を有する半導体評価装置に対して下層配線やホールの間隔を変化させる。
実施の形態3や実施の形態4では、電位コントラスト法を利用するTEG構造を有する半導体評価装置に対して下層配線やホールの間隔を変化させていたが、本実施の形態では、電流測定を利用するTEG構造を有する半導体評価装置に対して下層配線やホールの間隔を変化させる。
まず、電流測定を利用するTEG構造や電流測定によりボイドによる配線間の短絡を評価する方法について説明する。本実施の形態に係るTEG構造について製造方法に従って説明する。図33(a)に半導体基板1の平面図を示す。また、図33(a)の破線部Aの断面図を図33(b)に示す。半導体基板1上に絶縁膜である窒化膜2を全面に積層する。窒化膜2を積層する方法は、例えばCVD法がある。図34(a)に窒化膜2を積層後の半導体基板1の平面図を示す。また、図34(a)の破線部Aの断面図を図34(b)に示す。
窒化膜2上にAlやCuなどの金属膜4を全面に積層する。金属膜4を積層する方法は、スパッタ法やCVD法などがある。図35(a)に金属膜4を積層後の半導体基板1の平面図を示す。図35(a)の破線部Aの断面図を図35(b)に示す。次に、金属膜4に対してフォトリソグラフィー技術を用いて下層配線5を形成する。図36(a)では、垂直方向に2本の下層配線5が形成されている。図36(a)の破線部Aの断面図を図36(b)に示す。
窒化膜2及び下層配線5上に層間絶縁膜6を積層する。層間絶縁膜6を積層する方法は、CVD法などがある。図37(a)に層間絶縁膜6を積層後の半導体基板1の平面図を示す。図37(a)の破線部Aの断面図を図37(b)に示す。図37(b)に示すように、層間絶縁膜6は下層配線5の形状の影響により表面部に凹凸が形成される。次に、凹凸が形成された層間絶縁膜6の表面を平坦化する。層間絶縁膜6を平坦化する方法としては、化学機械研磨(CMP)やエッチバックなどがある。図38(a)に平坦化後の半導体基板1の平面図を示す。図38(a)の破線部Aの断面図を図38(b)に示す。なお、層間絶縁膜6を平坦化するのは、層間絶縁膜6上に配線等を形成しやすくするためである。
フォトリソグラフィー技術を用いて下層配線5の間に位置する層間絶縁膜6にホール7を形成する。図39(a)にホール7形成後の半導体基板1の平面図を示す。図39(a)の破線部Aの断面図を図39(b)に示す。また、図39(a)の破線部Bの断面図を図39(c)に示す。図39(b)は、ホール7を含む部分の断面であり、ホール7により窒化膜2が露出している。しかし、図39(c)は、ホール7を含まない部分の断面である。
層間絶縁膜6及びホール7上にAlやCuなどの金属膜8を積層する。金属膜8を積層する方法は、スパッタ法やCVD法などがある。図40(a)に金属膜8を積層後の半導体基板1の平面図を示す。図40(a)の破線部Aの断面図を図40(b)に示す。また、図40(a)の破線部Bの断面図を図40(c)に示す。次に、金属膜8に対してフォトリソグラフィー技術を用いて上層配線9を形成する。図41(a)に示すように、ホール7上の位置に下層配線5に対して直角方向に5本の上層配線9a〜9eが設けられている。そして、上層配線9a,9c,9eは共通に接続される上層配線9fを介して電極パッド51に接続されている。また、上層配線9b,9dは共通に接続される上層配線9fを介して電極パッド51に接続されている。なお、電極パッド51も、金属膜8に対してフォトリソグラフィー技術を用いることにより形成されている。図41(a)の破線部Aの断面図を図41(b)に示す。また、図41(a)の破線部Bの断面図を図41(c)に示す。図41(b)では、ホール7に上層配線9の一部が埋め込まれているようすが示されている。
なお、上層配線9a,9c,9eと上層配線9b,9dとは互いに接続されていない。そのため、上層配線9a,9c,9eと上層配線9b,9dとの間に電圧を印加しても電流は流れない。以上のように製造されるTEG構造が、ボイドによる配線間の短絡を評価することができる本実施の形態に係る半導体評価装置である。
次に、本実施の形態に係るTEG構造による配線間の短絡評価について説明する。まず、図42(a)に、ボイド10が存在する本実施の形態に係るTEG構造の平面図を示す。なお、上層配線9aと上層配線9bとの間の層間絶縁膜6中には、ボイド10は存在するが、平面図からはその存在は分からない。図42(a)の破線部Aの断面図を図42(b)に示す。図42(b)では、ボイド10が図示されている。このボイド10は、下層配線5のアスペクト比が大きくなるに従い発生しやすくなる。また、ボイド10は、層間絶縁膜6が形成された直後は空洞であるが、ホール7と接続しているため金属膜8を積層する際にボイド10内も金属膜8が埋め込まれる。そのため、隣接するホール7間は、ボイド10内に埋め込まれた金属膜8により電気的に接続されることになる。つまり、図42(a)では、上層配線9aと上層配線9bとがボイド10を介して電気的に接続されている。
本実施の形態では、電位コントラスト法ではなく電流測定によりボイド10による下層配線間の短絡を評価する。図43に示すように、電極パッド51間に所定の電圧を印加し、流れる電流を測定する。図43では、上層配線9a,9c,9eと上層配線9b,9dとの間にボイド10が存在しないので、電流は流れない。一方、図42で示したように、上層配線9aと上層配線9bとの間にボイド10が存在し短絡している場合は、図44のように、電極パッド51間に所定の電圧を印加し、流れる電流を測定すると電流が測定される。このような方法により、本実施の形態に係るTEG構造であってもボイド10による短絡を評価することができる。
本実施の形態では、上記で説明したTEG構造に対して、下層配線やホールの間隔を半導体チップ内の領域毎又は半導体チップ毎に異なるように構成する。具体的には、図31(b)のように、領域33に所定の下層配線やホールの間隔を有するTEG構造を設け、領域34に領域33の下層配線やホールの間隔より狭いTEG構造を設け、さらに領域35に領域34の下層配線やホールの間隔より狭いTEG構造を設けている。つまり、領域33から領域35へ下層配線やホールの間隔が大中小へと変化するように設けられている。また、図32では、半導体チップの列毎に下層配線やホールの間隔が異なっている。列41に所定の下層配線やホールの間隔を有するTEG構造を設け、列42に列41の下層配線やホールの間隔より狭いTEG構造を設け、さらに列43に列42の下層配線やホールの間隔より狭いTEG構造を設けている。列44,45,46は、列41,42,43の繰り返しである。つまり、列41から列43へ下層配線の間隔が大中小へと変化し、列44から列46も繰り返し下層配線の間隔が大中小へと変化するように設けられている。
本実施の形態に記載の半導体評価装置は、半導体基板1上に設けられた窒化膜2と、窒化膜2上に並列配置された複数の下層配線5と、複数の下層配線5を覆って形成される評価対象となる層間絶縁膜6と、複数の下層配線5の間に位置する層間絶縁膜6において、略等間隔に形成され、窒化膜2を露出させるホール7と、ホール7に埋め込まれ、層間絶縁膜6上にホール7毎に並列配置される複数の上層配線9と、上層配線9を1つおきに接続する一対の上層配線9と、上層配線9に接続された一対の電極パッド51とを備え、下層配線5やホール7間の間隔は、半導体チップ内の所定の領域毎又は半導体チップ毎に異なるので、半導体ウェハ31内の様々な配線パターンに対応してボイドの有無を評価することができる。また、どの程度の配線間隔からボイドが発生するか評価することができる。さらに、半導体ウェハ31内のボイドの傾向も評価することができる。
なお、本実施の形態では、半導体基板1上の絶縁膜は窒化膜2であったが、本発明はこれに限られず、絶縁膜が素子分離酸化膜や酸化膜であっても良い。
1 半導体基板、2 窒化膜、3 直線パターン、4,8 金属膜、5 下層配線、6 層間絶縁膜、7 ホール、9 上層配線、10 ボイド、11 素子分離酸化膜、12 酸化膜、20 矩形パターン、31 半導体ウェハ、32 半導体チップ、33,34,35 領域、41,42,43,44,45,46 列、51 電極パッド。
Claims (14)
- 半導体基板上に設けられた第1絶縁膜と、
前記第1絶縁膜上に並列配置された複数の第1配線と、
前記複数の第1配線を覆って形成される評価対象となる層間絶縁膜と、
前記複数の第1配線の間に位置する前記層間絶縁膜において、略等間隔に形成される複数のホールとを備え、
前記複数のホールは、前記半導体基板を露出させる第1ホールと、前記第1絶縁膜を露出させる第2ホールとを交互に備え、
前記ホールに埋め込まれ、前記層間絶縁膜上に前記ホール毎に並列配置される複数の第2配線をさらに備える、
半導体評価装置。 - 半導体基板上に設けられた第1絶縁膜と、
前記第1絶縁膜上に並列配置された複数の第1配線と、
前記複数の第1配線を覆って形成される評価対象となる層間絶縁膜と、
前記複数の第1配線の間に位置する前記層間絶縁膜において、略等間隔に形成され、前記第1絶縁膜を露出させる複数のホールと、
前記ホールに埋め込まれ、前記層間絶縁膜上に前記ホール毎に並列配置される複数の第2配線とを備え、
前記第2配線の一部は、1つおきに接続され櫛状配線を構成し、前記半導体基板と電気的に接続され、
前記櫛状配線の間に位置する前記第2配線は、それぞれ独立に存在し前記半導体基板から電気的に絶縁されていることを特徴とする、
半導体評価装置。 - 請求項1又は請求項2に記載の半導体評価装置であって、
前記第1絶縁膜は、窒化膜であることを特徴とする、
半導体評価装置。 - 請求項1又は請求項2に記載の半導体評価装置であって、
前記第1絶縁膜は、素子分離酸化膜であることを特徴とする、
半導体評価装置。 - 請求項1又は請求項2に記載の半導体評価装置であって、
前記第1絶縁膜は、酸化膜であることを特徴とする、
半導体評価装置。 - 請求項1乃至請求項5のいずれかに記載の半導体評価装置であって、
半導体チップ内の所定の領域毎に、前記第1配線間の間隔が異なることを特徴とする、
半導体評価装置。 - 請求項1乃至請求項6のいずれかに記載の半導体評価装置であって、
半導体チップ内の所定の領域毎に、前記ホール間の間隔が異なることを特徴とする、
半導体評価装置。 - 請求項1乃至請求項7のいずれかに記載の半導体評価装置であって、
半導体ウェハ内に設けられた前記半導体チップ単位で、前記第1配線間の間隔が異なることを特徴とする、
半導体評価装置。 - 請求項1乃至請求項8のいずれかに記載の半導体評価装置であって、
半導体ウェハ内に設けられた前記半導体チップ単位で、前記ホール間の間隔が異なることを特徴とする、
半導体評価装置。 - 請求項1又は請求項2に記載の半導体評価装置を用いる半導体評価方法であって、
前記第2配線に対して電子を照射し、前記第2配線からの2次電子像を観察することにより、前記層間絶縁膜に内在するボイドを評価することを特徴とする、
半導体評価方法。 - 半導体基板上に設けられた第1絶縁膜と、
前記第1絶縁膜上に並列配置された複数の第1配線と、
前記複数の第1配線を覆って形成される評価対象となる層間絶縁膜と、
前記複数の第1配線の間に位置する前記層間絶縁膜において、略等間隔に形成され、前記第1絶縁膜を露出させるホールと、
前記ホールに埋め込まれ、前記層間絶縁膜上に前記ホール毎に並列配置される複数の第2配線と、
前記第2配線を1つおきに接続する一対の第3配線と、
前記第3配線に接続された一対の電極パッドとを備え、
前記第1配線間の間隔は、半導体チップ内の所定の領域毎に異なることを特徴とする、
半導体評価装置。 - 半導体基板上に設けられた第1絶縁膜と、
前記第1絶縁膜上に並列配置された複数の第1配線と、
前記複数の第1配線を覆って形成される評価対象となる層間絶縁膜と、
前記複数の第1配線の間に位置する前記層間絶縁膜において、略等間隔に形成され、前記第1絶縁膜を露出させるホールと、
前記ホールに埋め込まれ、前記層間絶縁膜上に前記ホール毎に並列配置される複数の第2配線と、
前記第2配線を1つおきに接続する一対の第3配線と、
前記第3配線に接続された一対の電極パッドとを備え、
前記ホール間の間隔は、半導体チップ内の所定の領域毎に異なることを特徴とする、
半導体評価装置。 - 半導体基板上に設けられた第1絶縁膜と、
前記第1絶縁膜上に並列配置された複数の第1配線と、
前記複数の第1配線を覆って形成される評価対象となる層間絶縁膜と、
前記複数の第1配線の間に位置する前記層間絶縁膜において、略等間隔に形成され、前記第1絶縁膜を露出させるホールと、
前記ホールに埋め込まれ、前記層間絶縁膜上に前記ホール毎に並列配置される複数の第2配線と、
前記第2配線を1つおきに接続する一対の第3配線と、
前記第3配線に接続された一対の電極パッドとを備え、
前記第1配線間の間隔は、半導体ウェハ内に設けられた半導体チップ毎に異なることを特徴とする、
半導体評価装置。 - 半導体基板上に設けられた第1絶縁膜と、
前記第1絶縁膜上に並列配置された複数の第1配線と、
前記複数の第1配線を覆って形成される評価対象となる層間絶縁膜と、
前記複数の第1配線の間に位置する前記層間絶縁膜において、略等間隔に形成され、前記第1絶縁膜を露出させるホールと、
前記ホールに埋め込まれ、前記層間絶縁膜上に前記ホール毎に並列配置される複数の第2配線と、
前記第2配線を1つおきに接続する一対の第3配線と、
前記第3配線に接続された一対の電極パッドとを備え、
前記ホール間の間隔は、半導体ウェハ内に設けられた半導体チップ毎に異なることを特徴とする、
半導体評価装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003295044A JP2005064360A (ja) | 2003-08-19 | 2003-08-19 | 半導体評価装置及び評価方法 |
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Application Number | Priority Date | Filing Date | Title |
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JP2003295044A JP2005064360A (ja) | 2003-08-19 | 2003-08-19 | 半導体評価装置及び評価方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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CN100435308C (zh) * | 2005-12-26 | 2008-11-19 | 中芯国际集成电路制造(上海)有限公司 | 改进的半导体晶片结构及其制造方法 |
JP2012043828A (ja) * | 2010-08-12 | 2012-03-01 | Hitachi High-Technologies Corp | 検査装置用の標準ウエハ |
-
2003
- 2003-08-19 JP JP2003295044A patent/JP2005064360A/ja active Pending
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