JP2002076274A

JP2002076274A - 半導体装置

Info

Publication number: JP2002076274A
Application number: JP2000254385A
Authority: JP
Inventors: Masahiro Tada; 正裕多田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-08-24
Filing date: 2000-08-24
Publication date: 2002-03-15

Abstract

(57)【要約】【課題】ＴＥＧ（Test Element Group）が形成された
半導体装置において、配線不良の検出に必要なパッド数
を大幅に削減する。【解決手段】配線領域１１ａ〜１１ｎの一端に検査パ
ッド１２を、他端にセレクタ回路１３を、それぞれ電気
的に接続し、セレクタ回路１３に検査パッド１５及び信
号パッド１４ａ〜１４ｎをそれぞれ電気的に接続し、信
号パッド１４ａ〜１４ｎから入力された選択信号に応
じ、セレクタ回路１３によって、特定の配線領域１１ａ
〜１１ｎを検査パッド１５と電気的に接続し、その検査
パッド１５と電気的に接続された配線領域１１ａ〜１１
ｎの配線不良検出を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路が形成さ
れた半導体装置に関し、特に、形成された集積回路の配
線不良を検出するための機能を有する半導体装置に関す
る。

【０００２】

【従来の技術】半導体装置における新しい製造プロセス
を立ち上げる場合、或いはその製造プロセスの変更を行
う場合、その半導体装置に構成された集積回路の特性評
価を行うことを目的に、それらの量産試験段階における
半導体装置に、いわゆるＴＥＧ（Test Element Group）
と呼ばれるテスト素子群を形成する場合がある。

【０００３】図４は、このようなＴＥＧが形成された半
導体装置１００を示した平面図である。半導体装置１０
０は、集積回路を複数の領域に区分した配線領域１０１
ａ〜１０１ｎ、配線領域１０１ａ〜１０１ｎの一端と電
気的に接続された測定用共通パッド１０２、及び測定用
共通パッド１０２が接続されている側の他端において、
配線領域１０１ａ〜１０１ｎと電気的に接続される測定
用パッド１０３ａ〜１０３ｎを有している。

【０００４】集積回路の特性評価は、各配線領域１０１
ａ〜１０１ｎ単位で行われ、具体的には、測定用共通パ
ッド１０２と測定用パッド１０３ａ〜１０３ｎとの間に
それぞれ電圧を印加し、これにより各配線領域１０１ａ
〜１０１ｎに流れる電流を観察することで、各配線領域
１０１ａ〜１０１ｎにおける配線不良の検出を行う。測
定用共通パッド１０２及び測定用パッド１０３ａ〜１０
３ｎへの電圧印加は、複数の導電性のピンを有するプロ
ーブカードを用い、このプローブカードの各ピンを複数
のパッドに同時に押しつけることによって行われる。

【０００５】このように各配線領域１０１ａ〜１０１ｎ
ごとに配線不良の検出を行うことにより、集積回路にお
ける配線不良箇所の特定が容易になり、製造プロセスの
改善等の処置が行いやすくなる。

【０００６】

【発明が解決しようとする課題】しかし、近年、各電子
機器における機能の複合化、半導体装置への機能の取り
込み等により、半導体装置のチップサイズが大型化して
おり、それに伴い、配線領域の数が増加し、各配線領域
の配線不良を検出する測定用パッドの数も増加してい
る。測定用パッドの数が増加した場合、各測定用パッド
に電圧を印加するプローブカードのピン数も増加するこ
ととなり、この場合、ピンの接触不良やプロービング精
度の悪化といった不具合が生じてしまうという問題点が
ある。これは、ウエハーの大型化等によってウエハーに
反りが生じた場合、特に顕著となる問題点である。

【０００７】また、プローブカードのピン数を減らし、
代わりにプロービングの回数を増やすことにより各測定
用パッドへの電圧の印加を行った場合、プロービング回
数の増加によって、配線不良検出時における作業時間が
増加してしまうという問題点がある。

【０００８】さらに、この場合、プロービング回数の増
加によってプローブカードの摩耗が早まり、その摩耗に
よって、ピンの接触不良やプロービング精度の悪化とい
った不具合が生じてしまうという問題点がある。

【０００９】本発明はこのような点に鑑みてなされたも
のであり、配線不良の検出に必要なパッドの数を大幅に
削減し、ピン数が少ないプローブカードを用いた配線不
良検出を可能とし、配線不良検出時におけるピンの接触
不良やプロービング精度の悪化といった不具合を大幅に
低減させることが可能な半導体装置を提供することを目
的とする。

【００１０】また、本発明の他の目的は、配線不良の検
出に必要なパッドの数を大幅に削減し、プロービング回
数を低減させることにより、配線不良検出時における作
業時間を低減させることが可能な半導体装置を提供する
ことである。

【００１１】さらに、本発明の他の目的は、配線不良の
検出に必要なパッドの数を大幅に削減し、プロービング
回数を低減させることにより、プローブカードの摩耗を
抑制し、摩耗によって生じるピンの接触不良やプロービ
ング精度の悪化といった不具合を低減させることが可能
な半導体装置を提供することである。

【００１２】

【課題を解決するための手段】本発明では上記課題を解
決するために、形成された集積回路の配線不良を検出す
るための機能を有する半導体装置において、前記集積回
路を複数の領域に区分した配線領域と、前記配線領域の
一端と電気的に接続される第１の検査パッドと、前記第
１の検査パッドが接続されている側の他端において前記
配線領域と電気的に接続され、電流の供給を行う前記配
線領域の選択を行うセレクタ回路と、前記セレクタ回路
と電気的に接続され、前記電流の供給を行う前記配線領
域の選択を指示する選択信号を前記セレクタ回路に供給
する信号パッドと、前記セレクタ回路と電気的に接続さ
れ、前記セレクタ回路によって選択された前記配線領域
と電気的に接続される第２の検査パッドとを有すること
を特徴とする半導体装置が提供される。

【００１３】ここで、配線領域は、集積回路を複数の領
域に区分し、信号パッドは、セレクタ回路に対し、電流
の供給を行う前記配線領域の選択を指示する選択信号を
供給し、セレクタ回路は、信号パッドから供給された選
択信号に応じ、電流の供給を行う配線領域を選択し、第
１の検査パッド及び第２の検査パッドは、セレクタ回路
によって選択された配線領域に対し、配線不良検出のた
めの電流を供給する。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本形態における半導体装
置１０の構成を示した概念図である。

【００１５】半導体装置１０は、集積回路を複数の領域
に区分した配線領域１１ａ〜１１ｎ、配線領域１１ａ〜
１１ｎの一端と電気的に接続される第１の検査パッドで
ある検査パッド１２、第１の検査パッドが接続されてい
る側の他端において配線領域１１ａ〜１１ｎと電気的に
接続され、電流の供給を行う配線領域１１ａ〜１１ｎの
選択を行うセレクタ回路１３、セレクタ回路１３と電気
的に接続され、電流の供給を行う配線領域１１ａ〜１１
ｎの選択を指示する選択信号をセレクタ回路１３に供給
する信号パッド１４ａ〜１４ｎ、及びセレクタ回路１３
と電気的に接続され、セレクタ回路１３によって選択さ
れた配線領域１１ａ〜１１ｎと電気的に接続される第２
の検査パッドである検査パッド１５を有している。

【００１６】上述のように、配線領域１１ａ〜１１ｎ
は、半導体装置１０に形成された集積回路を複数に区分
した各領域である。この集積回路の区分は、例えば、集
積回路内における機能ブロック単位で行われ、各配線領
域１１ａ〜１１ｎの一端は、すべて検査パッド１２と電
気的に接続される。検査パッド１２は、半導体装置１０
の表面に形成された導体層であり、この検査パッド１２
には、配線領域１１ａ〜１１ｎの配線不良検出時、前述
のプローブカードのピンが押しつけられ、配線不良を検
出するための電流が供給される。セレクタ回路１３は、
半導体装置１０の表面に形成されるロジックであり、配
線領域１１ａ〜１１ｎにおいて検査パッド１２が電気的
に接続されていない側の一端（以下他端）と電気的に接
続され、検査パッド１５から供給された配線不良を検出
するための電流を、選択した配線領域１１ａ〜１１ｎに
対して供給する。検査パッド１５は、半導体装置１０の
表面に形成された導体層であり、この検査パッド１５に
は、配線領域１１ａ〜１１ｎの配線不良検出時、前述の
プローブカードのピンが押しつけられ、配線不良を検出
するための電流が供給される。

【００１７】図２は、半導体装置１０の詳細構成例を示
した図である。図２の例の半導体装置１０では、配線領
域１１ａ〜１１ｃ、検査パッド１２、１４ａ、１４ｂ、
セレクタ回路１３及び検査パッド１５を有しており、セ
レクタ回路１３は、インバータ１３ａａ、１３ａｂ、Ｎ
ＡＮＤ回路１３ｂａ〜１３ｂｇ、ＦＥＴ等のスイッチ１
３ｃａ〜１３ｃｃを有している。

【００１８】信号パッド１４ａは、インバータ１３ａａ
及びＮＡＮＤ回路１３ｂｃ、１３ｂｄの入力端子に、信
号パッド１４ｂは、インバータ１３ａｂ及びＮＡＮＤ回
路１３ｂｂ、１３ｂｄの入力端子に、それぞれ電気的に
接続されており、インバータ１３ａａの出力端子は、Ｎ
ＡＮＤ回路１３ｂａ、１３ｂｂの入力端子に、インバー
タ１３ａｂ出力端子は、ＮＡＮＤ回路１３ｂａ、１３ｂ
ｃの入力端子に、それぞれ電気的に接続されている。ま
た、ＮＡＮＤ回路１３ｂａの出力端子は、ＮＡＮＤ回路
１３ｂｅ、１３ｂｆ、１３ｂｇの入力端子に、ＮＡＮＤ
回路１３ｂｂの出力端子は、ＮＡＮＤ回路１３ｂｅの入
力端子に、ＮＡＮＤ回路１３ｂｃの出力端子は、ＮＡＮ
Ｄ回路１３ｂｆの入力端子に、ＮＡＮＤ回路１３ｂｄの
出力端子は、ＮＡＮＤ回路１３ｂｇの入力端子に、それ
ぞれ電気的に接続される。さらに、ＮＡＮＤ回路１３ｂ
ｅの出力端子は、スイッチ１３ｃａの制御端子に、ＮＡ
ＮＤ回路１３ｂｆの出力端子は、スイッチ１３ｃｂの制
御端子に、ＮＡＮＤ回路１３ｂｇの出力端子は、スイッ
チ１３ｃｃの制御端子に、それぞれ電気的に接続され
る。また、検査パッド１２には、配線領域１１ａ〜１１
ｃの一端が、配線領域１１ａ〜１１ｃの他端には、スイ
ッチ１３ｃａ〜１３ｃｃの入出力端子が、それぞれ電気
的に接続され、配線領域１１ａ〜１１ｃが接続されてい
ない側におけるスイッチ１３ｃａ〜１３ｃｃの入出力端
子には、検査パッド１５が電気的に接続される。

【００１９】次に、図１及び図２を用い、半導体装置１
０の配線不良検出動作について説明する。まず、図１を
用い、配線不良検出時における全体動作について説明す
る。

【００２０】配線不良の検出は、プローブカードに設け
られた複数のピンを検査パッド１２、検査パッド１５及
び信号パッド１４ａ〜１４ｎに押しつけ、検査パッド１
２、１５に配線領域１１ａ〜１１ｎの配線不良を検出す
るための電流を、信号パッド１４ａ〜１４ｎに配線不良
の検出を行う配線領域１１ａ〜１１ｎを選択するための
選択信号をそれぞれ供給することによって行う。ここ
で、検査パッド１２、１５への電流の供給は、検査パッ
ド１２、１５に対し、検査パッド１２が検査パッド１５
よりも高電位となるように電圧を印加して行うこととし
てもよく、逆に、検査パッド１２が検査パッド１５より
も低電位となるように電圧を印加して行うこととしても
よい。また、信号パッド１４ａ〜１４ｎに供給される選
択信号は、それぞれ２進数を示す信号であり、配線不良
の検査を行う配線領域１１ａ〜１１ｎの選択は、各信号
パッド１４ａ〜１４ｎに供給されるこの２進数の信号の
組み合わせによって行われる。

【００２１】信号パッド１４ａ〜１４ｎすべてに対し、
２進数の“０”を示す選択信号が供給された場合、セレ
クタ回路１３は、すべての配線領域１１ａ〜１１ｎの他
端を検査パッド１５に電気的に接続する。これにより、
配線領域１１ａ〜１１ｎすべてに対して電流が供給され
ることとなり、配線領域１１ａ〜１１ｎすべてを検査対
象として配線不良の検出を行うことができる。

【００２２】ここで、配線不良が検出されなかった場
合、半導体装置１０が有するすべての配線領域１１ａ〜
１１ｎに配線不良が存在しないこととなり、そのチップ
についてのこれ以上の詳細な検査は不要となる。そのた
め、そのチップについての検査を終了し、別のチップに
ついての検査に進む。

【００２３】一方、配線不良が検出された場合、半導体
装置１０が有するいずれかの配線領域１１ａ〜１１ｎに
おいて、配線不良が存在することとなり、次の検査ステ
ップとして各配線領域１１ａ〜１１ｎごとの配線不良検
出を行っていく。各配線領域１１ａ〜１１ｎごとの配線
不良検出は、各信号パッド１４ａ〜１４ｎへ入力する選
択信号の組み合わせを変えることにより、検出を行う配
線領域１１ａ〜１１ｎを順次選択し、選択した配線領域
１１ａ〜１１ｎに検査パッド１２、１５から電流を供給
していくことにより行う。このようにすることにより、
配線不良を有する配線領域１１ａ〜１１ｎを特定するこ
とが容易となり、そのメンテナンス等が容易になる。

【００２４】次に、図２の具体例を用い、半導体装置１
０の配線不良検出動作の詳細について説明する。配線領
域１１ａ〜１１ｃすべてを検査対象として配線不良の検
出を行う場合、信号パッド１４ａ、１４ｂには、２進数
の“０”を示す選択信号が供給される。

【００２５】信号パッド１４ａ、１４ｂに“０”を示す
選択信号が供給された場合、インバータ１３ａａ、１３
ａｂの出力信号は“１”となり、ＮＡＮＤ回路１３ｂａ
の出力信号は“０”に、ＮＡＮＤ回路１３ｂｂ、１３ｂ
ｃ、１３ｂｄの出力信号は“１”になる。また、ＮＡＮ
Ｄ回路１３ｂｅ、１３ｂｆ、１３ｂｇの出力信号はすべ
て“１”となるため、すべてのスイッチ１３ｃａ〜１３
ｃｃがオンとなり、検査パッド１２、１５から供給され
た電流がすべての配線領域１１ａ〜１１ｃに供給され
る。ここで、供給された電流を観察して配線領域１１ａ
〜１１ｃ全体の配線不良の検出を行い、この検出の結
果、配線不良が検出されなかった場合には、そのチップ
についての検出処理を終了し、別のチップの配線不良検
出処理へ移る。一方、配線不良が検出された場合には、
配線領域１１ａ〜１１ｃごとの配線不良検出を順次行っ
ていく。

【００２６】配線領域１１ａのみの配線不良検出を行う
場合、信号パッド１４ａへ供給する選択信号を“０”と
し、信号パッド１４ｂへ供給する選択信号を“１”とす
る。この場合、インバータ１３ａａの出力信号は
“１”、インバータ１３ａｂの出力信号は“０”とな
り、ＮＡＮＤ回路１３ｂａ、１３ｂｃ、１３ｂｄの出力
信号は“１”に、ＮＡＮＤ回路１３ｂｂの出力信号は
“０”になる。また、ＮＡＮＤ回路１３ｂｅの出力信号
は“１”となり、ＮＡＮＤ回路１３ｂｆ、１３ｂｇの出
力信号は“０”となるため、スイッチ１３ｃａのみがオ
ンとなり、検査パッド１２、１５から供給された電流は
配線領域１１ａのみに供給される。これにより、配線領
域１１ａについてのみの配線不良の検出を行うことがで
きる。

【００２７】配線領域１１ｂのみの配線不良検出を行う
場合、信号パッド１４ａへ供給する選択信号を“１”と
し、信号パッド１４ｂへ供給する選択信号を“０”とす
る。この場合、インバータ１３ａａの出力信号は
“０”、インバータ１３ａｂの出力信号は“１”とな
り、ＮＡＮＤ回路１３ｂａ、１３ｂｂ、１３ｂｄの出力
信号は“１”に、ＮＡＮＤ回路１３ｂｃの出力信号は
“０”になる。また、ＮＡＮＤ回路１３ｂｆの出力信号
は“１”となり、ＮＡＮＤ回路１３ｂｅ、１３ｂｇの出
力信号は“０”となるため、スイッチ１３ｃｂのみがオ
ンとなり、検査パッド１２、１５から供給された電流は
配線領域１１ｂのみに供給される。これにより、配線領
域１１ｂについてのみの配線不良の検出を行うことがで
きる。

【００２８】配線領域１１ｃのみの配線不良検出を行う
場合、信号パッド１４ａ、１４ｂへ供給する選択信号を
“１”とする。この場合、インバータ１３ａａ、１３ａ
ｂの出力信号は“０”となり、ＮＡＮＤ回路１３ｂａ、
１３ｂｂ、１３ｂｃの出力信号は“１”に、ＮＡＮＤ回
路１３ｂｄの出力信号は“０”になる。また、ＮＡＮＤ
回路１３ｂｇの出力信号は“１”となり、ＮＡＮＤ回路
１３ｂｅ、１３ｂｆの出力信号は“０”となるため、ス
イッチ１３ｃｃのみがオンとなり、検査パッド１２、１
５から供給された電流は配線領域１１ｃのみに供給され
る。これにより、配線領域１１ｃについてのみの配線不
良の検出を行うことができる。

【００２９】以上のような配線不良検出を行うことによ
り、配線不良を有する配線領域１１ａ〜１１ｎを検出
し、集積回路中の配線不良個所の検出を行っていく。な
お、本形態の半導体装置１０において、検査パッド１
２、１５、信号パッド１４ａ〜１４ｎ及びインバータや
ＮＡＮＤ回路の電源用及びＧＮＤ用パッド２個を含めた
パッドの数と、そのパッド数によって分割可能な配線領
域の数である分割可能数との関係は、以下の数式によっ
て示される。

【００３０】

【数１】Ｄｂｃ＝２^(n-4)−１（ｎ≧５）Ｄｂｃ：分割可能数ｎ：パッド数図３は、パッド数と、分割可能数との関係を示した表で
ある。この表において正方形のドットによって記された
グラフは、本発明の半導体装置１０におけるパッド数と
分割可能数との関係を示しており、菱形のドットによっ
て示されたグラフは、図４に示した従来技術の半導体装
置１００におけるパッド数と分割可能数との関係を示し
ている。

【００３１】図３に示すように、本発明は、パッド数が
５以上の場合に使用可能であり、７以上の場合に従来技
術に比べパッド数を削減することができる。このよう
に、本形態では、配線領域１１ａ〜１１ｎの一端に検査
パッド１２を、他端にセレクタ回路１３を、それぞれ電
気的に接続し、セレクタ回路１３に検査パッド１５及び
信号パッド１４ａ〜１４ｎをそれぞれ電気的に接続し、
信号パッド１４ａ〜１４ｎから入力された選択信号に応
じ、セレクタ回路１３によって、特定の配線領域１１ａ
〜１１ｎを検査パッド１５と電気的に接続し、その検査
パッド１５と電気的に接続された配線領域１１ａ〜１１
ｎの配線不良検出を行うこととしたため、配線不良の検
出に必要なパッドの数を大幅に削減し、ピン数が少ない
プローブカードを用いた配線不良検出を可能とし、配線
不良検出時におけるピンの接触不良やプロービング精度
の悪化といった不具合を大幅に低減させることが可能と
なる。

【００３２】また、配線不良の検出に必要なパッドの数
を大幅に削減し、プロービング回数を低減させることに
より、配線不良検出時における作業時間を低減させるこ
とが可能となる。

【００３３】さらに、プロービング回数を低減させるこ
とにより、プローブカードの摩耗を抑制し、摩耗によっ
て生じるピンの接触不良やプロービング精度の悪化とい
った不具合を低減させることが可能となる。

【００３４】

【発明の効果】以上説明したように本発明では、配線領
域の一端に第１の検査パッドを、他端にセレクタ回路
を、それぞれ電気的に接続し、セレクタ回路に第２の検
査パッド及び信号パッドをそれぞれ電気的に接続し、信
号パッドから入力された選択信号に応じ、特定の配線領
域を第２の検査パッドと電気的に接続し、その第２の検
査パッドと電気的に接続された配線領域の配線不良検出
を行うこととしたため、配線不良の検出に必要なパッド
の数を大幅に削減し、ピン数が少ないプローブカードを
用いた配線不良検出を可能とし、配線不良検出時におけ
るピンの接触不良やプロービング精度の悪化といった不
具合を大幅に低減させることが可能となる。

【００３５】また、配線不良の検出に必要なパッドの数
を大幅に削減し、プロービング回数を低減させることに
より、配線不良検出時における作業時間を低減させるこ
とが可能となる。

【００３６】さらに、プロービング回数を低減させるこ
とにより、プローブカードの摩耗を抑制し、摩耗によっ
て生じるピンの接触不良やプロービング精度の悪化とい
った不具合を低減させることが可能となる。

【図面の簡単な説明】

【図１】半導体装置の構成を示した概念図である。

【図２】半導体装置の詳細構成例を示した図である。

【図３】パッド数と、そのパッド数によって分割可能な
配線領域の数である分割可能数との関係を示した表であ
る。

【図４】従来技術における半導体装置を示した平面図で
ある。

【符号の説明】

１０…半導体装置、１１ａ〜１１ｎ…配線領域、１２、
１５…検査パッド、１３…セレクタ回路、１３ａａ、１
３ａｂ…インバータ、１３ｂａ〜１３ｂｇ…ＮＡＮＤ回
路、１３ｃａ〜１３ｃｃ…スイッチ、１４ａ〜１４ｎ…
信号パッド

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/66 Ｇ０１Ｒ 31/28 Ｖ

Claims

【特許請求の範囲】

【請求項１】形成された集積回路の配線不良を検出す
るための機能を有する半導体装置において、前記集積回路を複数の領域に区分した配線領域と、前記配線領域の一端と電気的に接続される第１の検査パ
ッドと、前記第１の検査パッドが接続されている側の他端におい
て前記配線領域と電気的に接続され、電流の供給を行う
前記配線領域の選択を行うセレクタ回路と、前記セレクタ回路と電気的に接続され、前記電流の供給
を行う前記配線領域の選択を指示する選択信号を前記セ
レクタ回路に供給する信号パッドと、前記セレクタ回路と電気的に接続され、前記セレクタ回
路によって選択された前記配線領域と電気的に接続され
る第２の検査パッドと、を有することを特徴とする半導体装置。
【請求項２】前記選択信号は、２進数を示す信号であ
ることを特徴とする請求項１記載の半導体装置。
【請求項３】前記セレクタ回路は、前記信号パッドに
供給されるすべての前記選択信号が“０”を示す信号で
あった場合、すべての前記配線領域を選択することを特
徴とする請求項２記載の半導体装置。
【請求項４】７個以上の前記信号パッドを有し、前記
セレクタ回路は、７箇所以上の前記配線領域から前記電
流の供給を行う前記配線領域の選択を行うことを特徴と
する請求項１記載の半導体装置。
【請求項５】前記配線不良の検出時、前記第１の検査
パッドと前記第２の検査パッドとの間には、所定の電圧
が印加されることを特徴とする請求項１記載の半導体装
置。