JPH0251246A - 半導体集積回路の欠陥検出方法及び欠陥検出用回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路の製造工程中において発生す
る絶縁膜欠陥や傷等、主に配線層の上下配！！層間に存
在する製造上の欠陥を容易に検出し、それに基づく解析
を可能ならしめる半導体集積回路の欠陥検出方法に関す
るものである。

（従来の技術） 半導体集積回路の製造工程中において発生する各種欠陥
は、近年の製造工程の自動化及びその改善、或は製造技
術の向上等により減少しつつある。

しかし、集積回路の大チップ化及び高集積化に起因する
欠陥は、依然として大きな歩留り劣化要因゛となったり
、製品完成後の潜在的故障要因となっているのが実状で
ある。

例えば、前記各種欠陥の発生要因は第２図によって説明
される。第２図は半導体集積回路を構成する配線層及び
絶縁膜の一例を示す断面図である。

半導体基板１上には例えば、拡散層配線層２、第１．第
２ポリシリコン配線層３，４、及び第１゜第２アルミニ
ウム配線層５．６が形成されており、これら配線層２〜
６の間には絶縁膜７が形成され、最上層にはパッシベー
ション保１ＩＪＩＩｉ８が形成されている。

これらの各配線層２〜６において、各配線層２〜６間を
電気的に絶縁する絶縁膜７の絶縁性は、製造工程中に作
り込まれるホトリソ欠陥、異物残渣、オーバーエツチン
グ及びノツチ等の各種欠陥に影響され、短絡や絶縁耐圧
性の低下等を生じる。

ウェハプロセス終了後の組立工程において、パッシベー
ション保護ｐＡＳ上からの機械的ダメージによりその下
部の配線層同士の短絡やリークを生じることもある。

従来、このような欠陥を製造工程中において検出し、こ
れに対処するためには、主に次のような方法が採用され
てきた。

（１）　実際の製品において発生した電気的特性の不良
品を詳細に解析して故障箇所を特定した後、必要に応じ
てエツチング等の化学処理、元素分析等の実施及び電子
顕微鏡による観察等を通して原因を究明し、その結果と
して製造上の欠陥を検出する方法。

（２）　実際の製品の製造工程中の各段階にてウェハ、
チップの外観目視検査を実施し、外観上の異常として欠
陥部分を検出し、さらに上記（１）と同様の手順を経て
原因を究明する方法。

（発明が解決しようとする課題） しかしながら、上記の半導体集積回路の欠陥検出方法に
おいては、次のような課題があった。

（ｉ）　実際に電気的故障を生じた製品について故障解
析を行なう方法では、近年の高集積かつ微細な半導体集
積回路に対し故障解析自体が困難であり、故障箇所を特
定することすら難しい。仮に故障が判った場合でも、そ
の原因を特定することはさらに困難であり、多大な工数
も必要であった。

（ｉｉ）　　製品の外観目視検査を実施する方法では、
製品の回路パターンが高密度かつ複雑なため、かなり大
きな欠陥でなければ目視することができない。即ち、小
さな欠陥はほとんど検出不可能であった。　　。

（ｉｉｉ　）　　欠陥のチップ内及びウェハ内における
分布、発生率等を定量的に把握することが難しく、原因
工程等の追求がほとんど不可能であった。また、従来方
法は本貫的に実製品の破壊検査であった。

本発明は、前記従来技術がもっていた課題として、故障
製品に対する解析ではその欠陥検出が困難な点、外観目
視検査では小さな欠陥の検出が不可能な点、及び欠陥の
分布や発生率の定量的把握が難しく原因追求ができない
点について解決した半導体集積回路の欠陥検出方法を提
供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、第１の導電層とそ
の第１の導電層上に絶縁膜を介して形成された第２の導
電層とから成る検出用単位素子を予め半導体チップ上に
マトリックス状に配置して検出用素子を形成し、前記検
出用単位素子の各々に電圧を印加してその検出用単位素
子の電気的導通状態を検査し、前記絶縁膜に係わる欠陥
を検出する半導体集積回路の欠陥検出方法としたもので
ある。

また、前記第１及び第２の導電層の少なくともいずれか
一方を複数本の帯状導電片の組み合わせで形成した検出
用単位素子を用いることにより、多様な欠陥に対応可能
な欠陥検出方法とすることができる。

さらに、前記検出用単位素子の各々をダイオードによっ
て電気的に分離することにより、複数の欠陥に対応でき
る欠陥検出方法とすることができる。

（作用） 本発明によれば、以上のように半導体集積回路の欠陥検
出方法を構成したので、絶縁膜を挾んで上下に形成され
た第１及び第２の導電層から成る検出用単位素子は、電
圧が印加された際の電気的導通状態に応じ、前記絶縁膜
に係わる短絡やリーク等の欠陥を知らしめるように働く
。そして、検出用単位素子がマトリックス状に配置され
て成る検出用素子は欠陥の位置を明確に検出するように
働く。

また、前記第１及び第２の導電層の少なくとも一方が帯
状導電片から成る検出用単位素子は、配線層のエツジに
依存して発生する欠陥の検出を可能ならしめる。さらに
、前記検出用単位素子をダイオードによって電気的に分
離することは、１個の検出用素子につき複数の欠陥が存
在する場合にあっても、個々の欠陥位置を的確に検出す
るように働く。

これらの働きにより、上下配線層間における絶縁膜欠陥
が非破壊検査で容易に検出され、しかも欠陥位置、分布
及び発生率等を定量的に把握できるので、原因究明も容
易に行なえる。したがって、前記課題を解決することが
できる。

（実施例） 第１図（ａ＞、（ｂ）は本発明の第１の実施例における
欠陥検出方法で用いられる欠陥検出用の素子を示し、同
図（ａ）は検出用単位素子の断面図、及び同図（ｂ）は
検出用素子の部分平面図である。また、第３図は検出用
素子の全体を示す平面図である。

第１図（ａ）において、この検出用単位素子１１は、例
えば第２図に示した上下配線層間における絶縁膜に係わ
る欠陥を検出するためのものである。検出用単位素子１
１は、半導体基板１２上に形成された第１の導電層１３
と、第１の導電層１３上に絶縁膜１４を介して形成され
た第２の導電層１５とによって構成されている。第１の
導電層１３下には例えばフィルード酸化膜１６が形成さ
れ、第２の導電層１５上には例えばパッシベーション保
ｉ［１７が形成されている。検出用単位・素子１１は半
導体集積回路の任意の上下配線層間に着目して形成され
、その構造は絶縁膜１．４で電気的に絶縁されたキャパ
シタ類似構造を有している。

このように構成された複数の検出用単位素子１１は、予
め第１図（ｂ）に示すように半導体チップ上にマトリッ
クス状に配置され、検出用素子１８を成している。即ち
行方向に配列された検出用単位素子１１は、それぞれの
第２の導電層１５が共通の行電極Ｙ１．Ｙ２に接続され
、列方向に配列された検出用単位素子１１は、それぞれ
の第１の導電層１３が共通の列電極Ｘｉ、Ｘ２に接続さ
れている。このようにしてマトリックス状に配置された
検出用単位素子１１により、第３図に示すような検出用
素子１８が構成されている。

上記構成の検出用素子１８は、検出用単位素子１１をキ
ャパシタと考え、電気的等価回路を考えると第４図のよ
うになる。

第４図において、例えば行電極Ｙ３と列電極Ｘ２の交点
に位置する検出用単位素子１１が製造上の欠陥により短
絡しているとすれば、電極Ｙ３゜Ｘ２間にバイアス電圧
を印加したときのみ短絡電流が矢印Ａの如く流れる。こ
れにより、半導体チップ上の欠陥及びその位置が検出さ
れる。ウェハ上における欠陥位置及び分布等を検出する
なめには、ウェハ上に形成された各々の検出用素子１８
に個別のコードを作り込めばよい。

上記の検出用素子１８は、半導体チップ上に多数存在す
る配線層のうち、任意の配線層間における絶縁膜に着目
することによって、例えばＡＩ配線層とポリシリコン配
線層間の組み合わせ、或はＡ、１２配線層間における組
み合わせ等、種々の構造を選択することができる。また
、同一半導体チッソを上において、複数の構造を組み合
わせることにより、同時にいくつもの絶縁Ｊ摸について
欠陥検出を行なうこともできる。

検出用素子１８のウェハレベルでの配置・構成は、その
目的や着目する対象に応じて、第５図（ａ）、（ｂ）に
示す２種類に大別できる。

即ち、第５図（ａ）の配置・構成は、半導体集積回路の
製造工程或は製造ロットの品質モニタとして検出用素子
１８を定常的に使用する場合のもので、ウェハ１９上の
数箇所に製品の代りに配置し、スキップＴＥＧとして運
用するものである。

また、第５図（ｂ）の配置・構成は、製造工程における
事故・トラブル解析、歩留り解析及び製造条件の設定・
変更時評価等の目的で検出用素子１８を配置するもので
ある。この場合には、ウェハ１９全面に検出用素子１８
を形成し、個々の検出用素子１．８に個別のコードを作
り込むことにより、組立工程で半導体チップが個々に分
割された後においても、ウェハ１９上の欠陥分布及び欠
陥発生率等の定量的解析が可能となる。

以上のように、本実施例においては、着目する任意の配
線層間における絶縁膜の欠陥を容易に検出でき、その位
置や分布等を定量的に解析することができる。また、ウ
ェハプロセス終了後の組立工程における機械的ダメージ
による配線層間絶縁膜の欠陥に対しても同様な検出・解
析が可能である。これらの欠陥情報を分析し、特徴をつ
かむことによって、従来困難であった原因工程の追求を
容易に行なうことができる。

第６図は本発明の第２の実施例の欠陥検出方法において
用いられる検出用単位素子の平面図であり、第７図は第
６図のＡ−Ａ線断面図である。

この実施例が前記第１の実施例と異なる点は、半導体基
板１２上の第１及び第２の導電層２０゜２１のうち、第
２の導電層２１を多数の帯状導電片２１ａの平行配置に
よって形成したことである。

このような構成としても第１の実施例とほぼ同様の作用
、効果が得られると共に、配線層のエツジに依存して発
生する欠陥の検出にも効果的に対応できるという利点が
ある。即ち、第１の実施例が比教的大きな面積を有する
上下配線層間に生じる絶縁膜欠陥の検出に適するのに対
し、本実施例は配線層エツジに生じる絶縁膜の製造欠陥
にも対応できるようにしたものである。

この場合の考え方は、配線層のバターニング時に配線エ
ツジに発生する絶縁膜欠陥、例えばオーバエツチングに
よるボイドやエツジにおける異物残渣等による欠陥の発
生は総エツジ長にほぼ比例すると考え、検出用単位素子
１１の外形面積は変えずに相対的にエツジ長をできるだ
け長くしようとするものである。

第８図は本発明の第３の実施例の欠陥検出方法において
用いられる検出用単位素子の断面図であり、第９図はそ
の検出用単位素子から成る検出用素子の電気的等価回路
図である。

この実施例は第１の実施例の検出用単位素子１１に第８
図のようにＮ　　−Ｐダイオード２２を組み込み、第９
図に示すような検出用素子１８を構成することによって
、各検出用単位素子１１を電気的に分離したものである
。

このような構成とすれば、第１の実施例とほぼ同様の作
用、効果が得られることに加え、検出用単位素子１１の
電気的分離によって、複数の欠陥の位置や分布を的確に
検出することが可能となる。即ち、１個の半導体チップ
上に複数箇所の欠陥が存在するような場合にあっても、
個々の欠陥の位置や分布等を確実に識別、検出すること
ができる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能であり、例えば次のような変形例が挙げられる。

（イ）　第１図（ａ）、第７図及び第８図では検出用単
位素子１１を平面上に形成するものとじたが、これを段
差構造とすることもできる。例えば、第１の導電層１３
．２０と第２の導電層１５゜２１の間、もしくは第１の
導電Ｍ１３．２０下の絶縁膜に意図的に段差構造を作り
込めば、その段差構造や絶縁膜のステップカバレッジに
依存して発生する欠陥を検出することができる。

（ロ）　第８図では第１の実施例の検出用単位素子１１
にダイオード２２を組み込むものとしたが、第２の実施
例における検出用単位素子１１にダイオード２２を組み
込んでもよい。

（ハ）　検出用単位素子１１の形状やダイオード２２の
構造等は図示のものにとられれず、対象とする半導体集
積回路に応じて任意に変えることができる。

（ニ）　第６図及び第７図では第２の導電層２１を帯状
導電片２１　ａで形成するものとしたが、第１の導電層
２０を帯状導電片で形成してもよい。

（ホ）　本発明はＭＯＳ及びバイポーラ構造を問わず、
如何なる構造の半導体集積回路に対しても適用可能であ
る。

（発明の効果） 以上詳細に説明したように本発明によれば、半導体チッ
プ上の着目する任意の配線層間に対応させて、第１及び
第２の導電層から成る検出用単位素子を予めマトリック
ス状に配置し、これらの検出用単位素子に電圧を印加す
ることにより、絶縁層に係わる欠陥を検出するようにし
たので、欠陥の位置、分布及び発生率等を定量的に、確
実にかつ容易に検出することができる。

また、前記第１及び第２の導電層の少なくとも一方を複
数の帯状導電片で形成することにより、配線層のエツジ
に依存して発生する欠陥を的確に検出することができる
。さらに、検出用単位素子の各々をダイオードによって
電気的に分離すれば、１個の半導体チップに複数個の欠
陥が生じるような場合であっても、それらの欠陥の位置
や分布等を個別に検出することができる。

したがって、これらの欠陥情報を分析することによって
、従来困難であった欠陥原因の追求が容易となり、半導
体集積回路の品質や歩留りの向上、及びトラブルの早期
解決等に多大な貢献を及ぼすことができる。

【図面の簡単な説明】

第１図（ａ＞、（ｂ）は本発明の第１の実施例における
欠陥検出用の素子を示し、同図（ａ）は検出用単位素子
の断面図及び同図（ｂ）は検出用素子の部分平面図、第
２図は半導体集積回路の配！ｉ層断面図、第３図は第１
図（ｂ）の検出用の全体平面図、第４図は第１図（ｂ）
の電気的等価回路図、第５図（ａ）、（ｂ）は検出用素
子のウェハ上における配置を示す平面図、第６図は本発
明の第２の実施例における検出用単位素子の平面図、第
７図は第６図のＡ−Ａ線断面図、第８図は本発明の第３
の実施例における検出用単位素子の断面図、第９図は第
８図の検出用単位素子から成る検出用素子の電気的等価
回路図である。 １１・・・・・・検出用単位素子、１２・・・・・・半
導体基板、１３．２０・・・・・・第１の導電層、１４
・・・・・・絶縁膜、１５．２１・・・・・・第２の導
電層、１８・・・・・・検出用素子、２１ａ・・・・・
・帯状導電片、２２・・・・・・ダイオード。

Claims (1)

1. 【特許請求の範囲】 １、第１の導電層とその第１の導電層上に絶縁膜を介し
   て形成された第２の導電層とから成る検出用単位素子を
   予め半導体チップ上にマトリックス状に配置して検出用
   素子を形成し、 前記検出用単位素子の各々に電圧を印加することにより
   その検出用単位素子の電気的導通状態に応じて前記絶縁
   膜に係わる欠陥を検出することを特徴とする半導体集積
   回路の欠陥検出方法。 ２、請求項１記載の欠陥検出方法において、前記第１及
   び第２の導電層の少なくともいずれか一方が複数本の帯
   状導電片の組み合わせから成る検出用単位素子をマトリ
   ックス状に配置する半導体集積回路の欠陥検出方法。 ３、請求項１または２記載の欠陥検出方法において、前
   記検出用単位素子の各々をダイオードによって電気的に
   分離する半導体集積回路の欠陥検出方法。