JPH1123668A - 配線不良検査回路 - Google Patents
配線不良検査回路Info
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- JPH1123668A JPH1123668A JP9179493A JP17949397A JPH1123668A JP H1123668 A JPH1123668 A JP H1123668A JP 9179493 A JP9179493 A JP 9179493A JP 17949397 A JP17949397 A JP 17949397A JP H1123668 A JPH1123668 A JP H1123668A
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 短絡箇所が２ヵ所以上であっても、その短絡
箇所を正確に知ることができる配線検査回路を提供す
る。 【解決手段】 評価対象回路に対応した構成でこれと同
一基板上に設けられ、電気的に絶縁された第１の配線１
および第２の配線２とからなる検査回路であって、同じ
評価対象回路に対する検査回路形成領域を複数に分割
し、分割された領域ごとに絶縁不良検査を可能とした。
箇所を正確に知ることができる配線検査回路を提供す
る。 【解決手段】 評価対象回路に対応した構成でこれと同
一基板上に設けられ、電気的に絶縁された第１の配線１
および第２の配線２とからなる検査回路であって、同じ
評価対象回路に対する検査回路形成領域を複数に分割
し、分割された領域ごとに絶縁不良検査を可能とした。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の配線不
良検査回路に関する。より詳しくは、ＬＳＩ等の半導体
製造工程でウェーハ上に形成される素子を検査するため
に同一ウェーハ上に形成される検査回路（ＴＥＧ：Ｔｅ
ｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）の構造に関するも
のである。
良検査回路に関する。より詳しくは、ＬＳＩ等の半導体
製造工程でウェーハ上に形成される素子を検査するため
に同一ウェーハ上に形成される検査回路（ＴＥＧ：Ｔｅ
ｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）の構造に関するも
のである。
【０００２】
【従来の技術】半導体製造プロセスにおいて、ウェーハ
上に多数のＬＳＩ等の半導体素子がフォトリソグラフィ
等の技術により形成され、その試験が行なわれる。ＬＳ
Ｉ等の半導体製品では、試験の結果故障あるいは不良が
有る場合に、その原因究明に多大の時間と労力を費や
す。このような製品試験の時間や労力を低減するため、
ＬＳＩを構成する部品回路や素子、配線パターン等と同
じ構成の評価用検査回路（ＴＥＧ）が、試験すべきウェ
ーハと同じウェーハ上に形成される。このような検査回
路を用いることにより、ＬＳＩ等の半導体素子の内部構
成を評価するとともに、故障や不良の解析時間の短縮と
経済化を図っている。即ち、製品となるＬＳＩ等の素子
の回路の他に、この製品と同様の回路構成の評価用試験
回路（ＴＥＧ）を作製し、このＴＥＧを用いてウェーハ
上の回路のテストを行ない、性能評価、信頼性評価、生
産性評価等の各種の評価を行なっている。
上に多数のＬＳＩ等の半導体素子がフォトリソグラフィ
等の技術により形成され、その試験が行なわれる。ＬＳ
Ｉ等の半導体製品では、試験の結果故障あるいは不良が
有る場合に、その原因究明に多大の時間と労力を費や
す。このような製品試験の時間や労力を低減するため、
ＬＳＩを構成する部品回路や素子、配線パターン等と同
じ構成の評価用検査回路（ＴＥＧ）が、試験すべきウェ
ーハと同じウェーハ上に形成される。このような検査回
路を用いることにより、ＬＳＩ等の半導体素子の内部構
成を評価するとともに、故障や不良の解析時間の短縮と
経済化を図っている。即ち、製品となるＬＳＩ等の素子
の回路の他に、この製品と同様の回路構成の評価用試験
回路（ＴＥＧ）を作製し、このＴＥＧを用いてウェーハ
上の回路のテストを行ない、性能評価、信頼性評価、生
産性評価等の各種の評価を行なっている。
【０００３】図９は従来のＴＥＧの一例を示す回路構造
図である。この例は、一対の櫛歯型電極２６、２７が交
互に組合わされたパターン構造のものである。このよう
なＴＥＧの配線短絡検査は、それぞれの電極に接続され
たパッド２８、２９の間に電源と電流計を直列に接続し
て行なう。配線に短絡箇所があれば電流が流れるので、
不良が存在していることが分かる。不良が存在するか否
かは明らかになっても、短絡箇所の位置を特定できな
い。
図である。この例は、一対の櫛歯型電極２６、２７が交
互に組合わされたパターン構造のものである。このよう
なＴＥＧの配線短絡検査は、それぞれの電極に接続され
たパッド２８、２９の間に電源と電流計を直列に接続し
て行なう。配線に短絡箇所があれば電流が流れるので、
不良が存在していることが分かる。不良が存在するか否
かは明らかになっても、短絡箇所の位置を特定できな
い。
【０００４】一方、短絡箇所のおおよその位置を知るこ
とができる検査回路も存在する。図１０は、短絡箇所の
おおよその位置を知ることができる検査回路の一例を示
す回路構成図である。この例は、２本の配線３０、３１
を平行に配置したバターン構造のものである。この回路
の配線短絡検査は、両端にパッド３２、３３を有する配
線３０の例えばパッド３３と、両端にパッド３４、３５
を有する配線３１の例えばパッド３４との間に電源と電
流計を直列に接続して行なう。短絡箇所により両配線の
電流が流れる部分の抵抗値が異なり、この抵抗値に対応
した電流が流れるので、電源の電圧と電流値から、短絡
箇所のおおよその位置を知ることができる。したがっ
て、図９と図１０の検査回路を組合せることにより、短
絡箇所を知ることができる。
とができる検査回路も存在する。図１０は、短絡箇所の
おおよその位置を知ることができる検査回路の一例を示
す回路構成図である。この例は、２本の配線３０、３１
を平行に配置したバターン構造のものである。この回路
の配線短絡検査は、両端にパッド３２、３３を有する配
線３０の例えばパッド３３と、両端にパッド３４、３５
を有する配線３１の例えばパッド３４との間に電源と電
流計を直列に接続して行なう。短絡箇所により両配線の
電流が流れる部分の抵抗値が異なり、この抵抗値に対応
した電流が流れるので、電源の電圧と電流値から、短絡
箇所のおおよその位置を知ることができる。したがっ
て、図９と図１０の検査回路を組合せることにより、短
絡箇所を知ることができる。
【０００５】
【発明が解決しようとする課題】しかしながら、短絡箇
所が２ヵ所以上になると、図１０の検査回路による短絡
箇所の特定はできない。また、たとえ短絡箇所が１ヵ所
であったとしても、図１０の検査回路では正確な位置を
特定することができない。
所が２ヵ所以上になると、図１０の検査回路による短絡
箇所の特定はできない。また、たとえ短絡箇所が１ヵ所
であったとしても、図１０の検査回路では正確な位置を
特定することができない。
【０００６】本発明は、上記従来技術を考慮してなされ
たものであって、短絡箇所が２ヵ所以上であっても、そ
の短絡箇所を正確に知ることができる配線検査回路の提
供を目的とする。
たものであって、短絡箇所が２ヵ所以上であっても、そ
の短絡箇所を正確に知ることができる配線検査回路の提
供を目的とする。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、評価対象回路に対応した構成でこれと
同一基板上に設けられ、電気的に絶縁された第１の配線
および第２の配線とからなる検査回路であって、同じ評
価対象回路に対する検査回路形成領域を複数に分割し、
分割された領域ごとに絶縁不良検査を可能としたことを
特徴とする配線不良検査回路を提供する。
め、本発明では、評価対象回路に対応した構成でこれと
同一基板上に設けられ、電気的に絶縁された第１の配線
および第２の配線とからなる検査回路であって、同じ評
価対象回路に対する検査回路形成領域を複数に分割し、
分割された領域ごとに絶縁不良検査を可能としたことを
特徴とする配線不良検査回路を提供する。
【０００８】上記構成によれば、複数に分割された配線
のそれぞれに接続したパッドに、多ピンのプローブカー
ドを適用し、分割した配線に、順次電源と電流計を接続
することにより、短絡が存在する分割領域が分かる。こ
れにより、検査回路の短絡が存在する領域を絞り込むこ
とができる。この絞り込んだ領域を顕微鏡等により外観
検査し、あるいはＯＢＩＲＣＨ（Optical Beam Induced
Resistance Change）法を適用することにより、詳細な
不良箇所を特定することができる。すなわち、半導体ウ
ェーハ上に性能特性等を評価すべき素子が形成され、こ
の素子形成領域以外の位置の同じウェーハ上に第１、第
２の配線からなる検査回路が形成され、この検査回路形
成領域が複数に分割され、分割された回路ごとに第１、
第２の配線間で短絡試験が行なわれる。これにより短絡
不良があればその分割位置が分かり、不良領域を特定で
きる。
のそれぞれに接続したパッドに、多ピンのプローブカー
ドを適用し、分割した配線に、順次電源と電流計を接続
することにより、短絡が存在する分割領域が分かる。こ
れにより、検査回路の短絡が存在する領域を絞り込むこ
とができる。この絞り込んだ領域を顕微鏡等により外観
検査し、あるいはＯＢＩＲＣＨ（Optical Beam Induced
Resistance Change）法を適用することにより、詳細な
不良箇所を特定することができる。すなわち、半導体ウ
ェーハ上に性能特性等を評価すべき素子が形成され、こ
の素子形成領域以外の位置の同じウェーハ上に第１、第
２の配線からなる検査回路が形成され、この検査回路形
成領域が複数に分割され、分割された回路ごとに第１、
第２の配線間で短絡試験が行なわれる。これにより短絡
不良があればその分割位置が分かり、不良領域を特定で
きる。
【０００９】
【発明の実施の形態】好ましい実施の形態においては、
前記分割された各領域内の第１の配線および第２の配線
のいずれか一方の回路は、各領域ごとに独立した検査パ
ッドに接続され、他方の回路は全領域に対し共通の検査
パッドに接続されたことを特徴としている。この構成に
よれば、共通の第１または第２の配線の検査パッドと、
他方の検査パッド間に順番に通電することにより、短絡
不良が検出されその領域が特定できる。
前記分割された各領域内の第１の配線および第２の配線
のいずれか一方の回路は、各領域ごとに独立した検査パ
ッドに接続され、他方の回路は全領域に対し共通の検査
パッドに接続されたことを特徴としている。この構成に
よれば、共通の第１または第２の配線の検査パッドと、
他方の検査パッド間に順番に通電することにより、短絡
不良が検出されその領域が特定できる。
【００１０】別の好ましい実施の形態によれば、前記第
１および第２の配線はともに同一絶縁層上に形成された
ことを特徴としている。この構成によれば、１層の配線
構造で複数の分割領域への配線パターンが形成される。
１および第２の配線はともに同一絶縁層上に形成された
ことを特徴としている。この構成によれば、１層の配線
構造で複数の分割領域への配線パターンが形成される。
【００１１】さらに別の好ましい実施の形態において
は、前記分割された領域内の第１の配線および第２の配
線はそれぞれグループ化され、グループごとに共通の検
査パッドに接続されたことを特徴としている。また、前
記グループ化された第１の配線および第２の配線はマト
リクス回路を形成し、第１の配線に接続する配線と第２
の配線に接続する配線との交差部は絶縁層を介した２層
配線構造とし、上層配線と下層配線とを接続孔で導通さ
せたことを特徴としている。
は、前記分割された領域内の第１の配線および第２の配
線はそれぞれグループ化され、グループごとに共通の検
査パッドに接続されたことを特徴としている。また、前
記グループ化された第１の配線および第２の配線はマト
リクス回路を形成し、第１の配線に接続する配線と第２
の配線に接続する配線との交差部は絶縁層を介した２層
配線構造とし、上層配線と下層配線とを接続孔で導通さ
せたことを特徴としている。
【００１２】この構成によれば、第１、第２の配線をグ
ループ化して各グループによりマトリクスの行および列
を構成して順番に通電走査して短絡した分割領域を特定
することができる。この場合、マトリクス回路の交差部
分は絶縁層を介した２層構造により形成されその前後の
上下配線パターンは接続孔により導通される。
ループ化して各グループによりマトリクスの行および列
を構成して順番に通電走査して短絡した分割領域を特定
することができる。この場合、マトリクス回路の交差部
分は絶縁層を介した２層構造により形成されその前後の
上下配線パターンは接続孔により導通される。
【００１３】さらに別の好ましい実施の形態において
は、前記検査回路形成領域の一方の側に全ての検査パッ
ドを形成したことを特徴としている。
は、前記検査回路形成領域の一方の側に全ての検査パッ
ドを形成したことを特徴としている。
【００１４】この構成によれば、検査回路形成領域の一
方の側にのみ検査パッドが設けられているため、短絡検
査終了後に顕微鏡や光学抵抗変化法（ＯＢＩＲＣＨ）等
により詳細検査する場合に、検査装置の構成配置にかか
わらず円滑にウェーハ上の各検査領域を観察あるいは試
験することができる。
方の側にのみ検査パッドが設けられているため、短絡検
査終了後に顕微鏡や光学抵抗変化法（ＯＢＩＲＣＨ）等
により詳細検査する場合に、検査装置の構成配置にかか
わらず円滑にウェーハ上の各検査領域を観察あるいは試
験することができる。
【００１５】
【実施例】図１は本発明の第１実施例の基本構成図であ
る。この実施例の検査回路は、１本の第１の配線１に対
向して、所定間隔で平行な４本の第２の配線２が形成さ
れたものである。第１の配線１は共通の検査パッド３に
接続され、第２の配線２はそれぞれ別の検査パッド４に
接続される。これにより、検査領域が、４本の第２の配
線２に対応して、４つの領域に分割される。第１の配線
１の共通の検査パッド３と第２の配線２の各検査パッド
４との間に１ヵ所づつ順番に通電して短絡検査をするこ
とにより、短絡が検出されたときに短絡した領域が特定
できる。
る。この実施例の検査回路は、１本の第１の配線１に対
向して、所定間隔で平行な４本の第２の配線２が形成さ
れたものである。第１の配線１は共通の検査パッド３に
接続され、第２の配線２はそれぞれ別の検査パッド４に
接続される。これにより、検査領域が、４本の第２の配
線２に対応して、４つの領域に分割される。第１の配線
１の共通の検査パッド３と第２の配線２の各検査パッド
４との間に１ヵ所づつ順番に通電して短絡検査をするこ
とにより、短絡が検出されたときに短絡した領域が特定
できる。
【００１６】図２は図１の基本回路を具体化した検査回
路の構成図である。４つに分割された検査領域の各々に
櫛歯状に入組んで対向配置した第１の配線１と第２の配
線２が形成される。各領域の第１の配線１は共通の検査
パッド３に接続され、第２の配線２はそれぞれ別の検査
パッド４に接続される。
路の構成図である。４つに分割された検査領域の各々に
櫛歯状に入組んで対向配置した第１の配線１と第２の配
線２が形成される。各領域の第１の配線１は共通の検査
パッド３に接続され、第２の配線２はそれぞれ別の検査
パッド４に接続される。
【００１７】このような検査回路でプローブカードを用
いて短絡検査を行う場合、プローブカードのピンのうち
１本を第１の配線の検査パッド３に接触させ、残りのピ
ンを第２の配線の検査パッド４に接触させた状態で、検
査パッド３および検査パッド４間に順次スイッチングし
て順番に通電し電流が流れるか否かにより短絡を検査す
る。したがって、プローブカードのピン数より１つ少な
い数の領域に分割することにより、１回の検査で全領域
を検査することができる。
いて短絡検査を行う場合、プローブカードのピンのうち
１本を第１の配線の検査パッド３に接触させ、残りのピ
ンを第２の配線の検査パッド４に接触させた状態で、検
査パッド３および検査パッド４間に順次スイッチングし
て順番に通電し電流が流れるか否かにより短絡を検査す
る。したがって、プローブカードのピン数より１つ少な
い数の領域に分割することにより、１回の検査で全領域
を検査することができる。
【００１８】短絡している配線があった場合には、その
配線に対応する検査領域を外観検査して詳細な不良箇所
を特定する。この場合、前記ＯＢＩＲＣＨ法により不良
箇所の特定ができる。
配線に対応する検査領域を外観検査して詳細な不良箇所
を特定する。この場合、前記ＯＢＩＲＣＨ法により不良
箇所の特定ができる。
【００１９】図３は、図２の検査回路をさらに具体化し
た回路の断面図である。シリコン基板（ウェーハ）５上
に絶縁層６を形成し、その上に第１、第２の配線１、２
および各検査パッド３、４およびこれらを接続する配線
がパターニングされる。図３の断面は、櫛歯状に入組ん
だ第１、第２の配線１、２と第２の配線に接続する検査
パッド４の部分の断面を表わしている。
た回路の断面図である。シリコン基板（ウェーハ）５上
に絶縁層６を形成し、その上に第１、第２の配線１、２
および各検査パッド３、４およびこれらを接続する配線
がパターニングされる。図３の断面は、櫛歯状に入組ん
だ第１、第２の配線１、２と第２の配線に接続する検査
パッド４の部分の断面を表わしている。
【００２０】このような回路は一般のリソグラフィ法に
より通常の配線パターン形成プロセスにしたがって形成
可能である。形成手順の一例を示せば、まず、シリコン
基板５上に、プラズマＴＥＯＳＣＶＤ法でＳｉＯ2 を２
０００ｎｍ堆積して絶縁層６を形成し、ＣＭＰ（化学的
機械研磨）法により１１００ｎｍ研磨する。次に、この
絶縁層６上にスパッタまたは蒸着等のＰＶＤ法により、
Ｔｉを２０ｎｍおよびＴｉＮを３０ｎｍ形成し、さらに
その上にＣＶＤ法によりＷを５００ｎｍ堆積させる。そ
の後、Ｔｉ，ＴｉＮおよびＷをエッチバックする。さら
にＰＶＤ法でＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉをそれぞれ１
００／５００／３０／２０ｎｍ堆積した後、リソグラフ
ィ、ドライエッチング工程でパターニングする。
より通常の配線パターン形成プロセスにしたがって形成
可能である。形成手順の一例を示せば、まず、シリコン
基板５上に、プラズマＴＥＯＳＣＶＤ法でＳｉＯ2 を２
０００ｎｍ堆積して絶縁層６を形成し、ＣＭＰ（化学的
機械研磨）法により１１００ｎｍ研磨する。次に、この
絶縁層６上にスパッタまたは蒸着等のＰＶＤ法により、
Ｔｉを２０ｎｍおよびＴｉＮを３０ｎｍ形成し、さらに
その上にＣＶＤ法によりＷを５００ｎｍ堆積させる。そ
の後、Ｔｉ，ＴｉＮおよびＷをエッチバックする。さら
にＰＶＤ法でＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉをそれぞれ１
００／５００／３０／２０ｎｍ堆積した後、リソグラフ
ィ、ドライエッチング工程でパターニングする。
【００２１】図４はＯＢＩＲＣＨ法を用いた検査装置の
構成を示す。レーザビームを台７上のウェーハ５の検査
領域に照射してプローブカード（図示しない）の探針８
（２本のみ示す）を前述のように検査パッドに押し当て
て順次スイッチングして走査する。
構成を示す。レーザビームを台７上のウェーハ５の検査
領域に照射してプローブカード（図示しない）の探針８
（２本のみ示す）を前述のように検査パッドに押し当て
て順次スイッチングして走査する。
【００２２】このＯＢＩＲＣＨ法による欠陥検出の原理
は以下のとおりである。即ち、走査領域の各点に対応し
たＣＲＴ上の各点に、配線の抵抗変化を輝度の変化とし
て表示する。レーザを照射することにより配線の温度が
上昇し、その結果抵抗が増加する。例えばＡｌ配線より
熱伝導の悪い欠陥が存在する点にレーザが照射された瞬
間の抵抗の増加は欠陥が存在しない箇所に照射された瞬
間の抵抗の増加より大きいため、欠陥の有無が像のコン
トラストとして検出できる。
は以下のとおりである。即ち、走査領域の各点に対応し
たＣＲＴ上の各点に、配線の抵抗変化を輝度の変化とし
て表示する。レーザを照射することにより配線の温度が
上昇し、その結果抵抗が増加する。例えばＡｌ配線より
熱伝導の悪い欠陥が存在する点にレーザが照射された瞬
間の抵抗の増加は欠陥が存在しない箇所に照射された瞬
間の抵抗の増加より大きいため、欠陥の有無が像のコン
トラストとして検出できる。
【００２３】このような基本原理を用いて、本発明に係
る分割された検査領域における第１および第２の配線間
の短絡を検出することができる。
る分割された検査領域における第１および第２の配線間
の短絡を検出することができる。
【００２４】このＯＢＩＲＣＨ法を実際に適用する場
合、検出電流は約１ｍＡ程度であり、電流変化を検出可
能とするためには、試料の電気抵抗は１００ＫΩ以下で
なければならない。しかしながら、実際のＬＳＩに形成
される総配線長は約１０ｍであり、その抵抗値は、配線
幅０．４μｍ、配線膜厚５００ｎｍとして、約１７５０
ＫΩとなり、測定限界を越える。したがって、従来の検
査方法ではＯＢＩＲＣＨ法を用いることができない。本
発明では、検査領域を分割し、配線長も分割されるため
測定可能な抵抗値とすることができる。例えば、４８ピ
ンのプローブカードを用いて４７領域に分割すれば、１
領域の配線抵抗は３７ＫΩとなり測定可能な抵抗値とな
る。
合、検出電流は約１ｍＡ程度であり、電流変化を検出可
能とするためには、試料の電気抵抗は１００ＫΩ以下で
なければならない。しかしながら、実際のＬＳＩに形成
される総配線長は約１０ｍであり、その抵抗値は、配線
幅０．４μｍ、配線膜厚５００ｎｍとして、約１７５０
ＫΩとなり、測定限界を越える。したがって、従来の検
査方法ではＯＢＩＲＣＨ法を用いることができない。本
発明では、検査領域を分割し、配線長も分割されるため
測定可能な抵抗値とすることができる。例えば、４８ピ
ンのプローブカードを用いて４７領域に分割すれば、１
領域の配線抵抗は３７ＫΩとなり測定可能な抵抗値とな
る。
【００２５】図５は、本発明の第２実施例の基本構成説
明図である。この実施例では、第１の配線１および第２
の配線２をともに４分割し、それぞれ対向配置して検査
領域を４分割している。分割された第１および第２の配
線１、２はそれぞれグループ化されてマトリクス状に配
線接続される。即ち、例えば第１の配線１のグループが
マトリクスの行を構成し、第２の配線２のグループがマ
トリクスの列を構成するように配設されマトリクス回路
を形成する。これにより、Ｘ方向に並んだ第２の配線２
の検査パッド４と、Ｙ方向に並んだ第１の配線１の検査
パッド３とを順番に組合わせて全てのマトリクス交差部
走査することにより、短絡領域が特定される。
明図である。この実施例では、第１の配線１および第２
の配線２をともに４分割し、それぞれ対向配置して検査
領域を４分割している。分割された第１および第２の配
線１、２はそれぞれグループ化されてマトリクス状に配
線接続される。即ち、例えば第１の配線１のグループが
マトリクスの行を構成し、第２の配線２のグループがマ
トリクスの列を構成するように配設されマトリクス回路
を形成する。これにより、Ｘ方向に並んだ第２の配線２
の検査パッド４と、Ｙ方向に並んだ第１の配線１の検査
パッド３とを順番に組合わせて全てのマトリクス交差部
走査することにより、短絡領域が特定される。
【００２６】図６は図５の実施例の具体的な回路構成図
である。分割された各小検査領域には、前述の第１実施
例と同様に、櫛歯状に入組んだ第１の配線１および第２
の配線２が形成される。これらの第１および第２の配線
がマトリクス状に接続されてマトリクス回路を形成す
る。このようにマトリクス回路を形成することにより、
例えば４８ピンのプローブカードを用いた場合、２４×
２４のマトリクス状に分割領域を配置すれば、分割検査
領域の総数は５７６となり、第１実施例の場合（分割領
域総数４７）より多くなる。従って、検査パッド数（プ
ローブカードのピン数）が同じであれば、マトリクス配
列にすることにより、多くの領域を一度に検査すること
ができウェーハ上の大面積の検査を一回の検査プロセス
で行うことが可能になる。
である。分割された各小検査領域には、前述の第１実施
例と同様に、櫛歯状に入組んだ第１の配線１および第２
の配線２が形成される。これらの第１および第２の配線
がマトリクス状に接続されてマトリクス回路を形成す
る。このようにマトリクス回路を形成することにより、
例えば４８ピンのプローブカードを用いた場合、２４×
２４のマトリクス状に分割領域を配置すれば、分割検査
領域の総数は５７６となり、第１実施例の場合（分割領
域総数４７）より多くなる。従って、検査パッド数（プ
ローブカードのピン数）が同じであれば、マトリクス配
列にすることにより、多くの領域を一度に検査すること
ができウェーハ上の大面積の検査を一回の検査プロセス
で行うことが可能になる。
【００２７】このようなマトリクス回路による短絡検査
の場合、第１の配線１同士を接続するＸ方向の配線パタ
ーン９と第２の配線２同士を接続するＹ方向の配線パタ
ーン１０が交差する。従って、例えばＸ方向の配線パタ
ーンを下層配線とし、Ｙ方向の配線パターンを上層配線
として、全体を２層配線構造として検査回路を形成す
る。
の場合、第１の配線１同士を接続するＸ方向の配線パタ
ーン９と第２の配線２同士を接続するＹ方向の配線パタ
ーン１０が交差する。従って、例えばＸ方向の配線パタ
ーンを下層配線とし、Ｙ方向の配線パターンを上層配線
として、全体を２層配線構造として検査回路を形成す
る。
【００２８】図７は、図６の検査回路のさらに具体的な
断面構成図である。シリコンウェーハ５上にＳｉＯ2 か
らなる下層絶縁層６ａが形成され、この上に下層配線と
して、Ｘ方向のマトリクス配線パターン９が形成され
る。この下層の配線パターン９を覆って、ＳｉＯ2 から
なる上層絶縁層６ｂが形成される。この上層絶縁層６ｂ
上に上層配線として、各分割領域の櫛歯状の第１および
第２の配線１、２および各検査パッド３、４が形成され
る。この上層配線と下層配線は、必要な位置でコンタク
トホール１１を介して接続される。なお、図７は上層配
線と下層配線の構成を説明的に示すもので特定の断面位
置を表わすものではない。
断面構成図である。シリコンウェーハ５上にＳｉＯ2 か
らなる下層絶縁層６ａが形成され、この上に下層配線と
して、Ｘ方向のマトリクス配線パターン９が形成され
る。この下層の配線パターン９を覆って、ＳｉＯ2 から
なる上層絶縁層６ｂが形成される。この上層絶縁層６ｂ
上に上層配線として、各分割領域の櫛歯状の第１および
第２の配線１、２および各検査パッド３、４が形成され
る。この上層配線と下層配線は、必要な位置でコンタク
トホール１１を介して接続される。なお、図７は上層配
線と下層配線の構成を説明的に示すもので特定の断面位
置を表わすものではない。
【００２９】このような２層構造の配線パターンは、通
常のリソグラフィによるパターニングおよび通常のコン
タクトホール形成プロセスにより形成可能である。形成
手順の一例を示せば以下のとおりである。まず、シリコ
ン基板５上に、プラズマＴＥＯＳＣＶＤ法でＳｉＯ2 を
２０００ｎｍ堆積して下層絶縁層６ａを形成し、ＣＭＰ
（化学的機械研磨）法により１１００ｎｍ研磨する。次
に、この下層絶縁層６ａ上にスパッタまたは蒸着等のＰ
ＶＤ法により、Ｔｉを２０ｎｍおよびＴｉＮを３０ｎｍ
形成し、さらにその上にＣＶＤ法によりＷを５００ｎｍ
堆積させる。その後、Ｔｉ，ＴｉＮおよびＷをエッチバ
ックする。さらにＰＶＤ法でＴｉＮ／Ａｌ／ＴｉＮ／Ｔ
ｉをそれぞれ１００／５００／３０／２０ｎｍ堆積した
後、Ｘ方向の下層配線パターン９をリソグラフィ、ドラ
イエッチング工程でパターニングする。
常のリソグラフィによるパターニングおよび通常のコン
タクトホール形成プロセスにより形成可能である。形成
手順の一例を示せば以下のとおりである。まず、シリコ
ン基板５上に、プラズマＴＥＯＳＣＶＤ法でＳｉＯ2 を
２０００ｎｍ堆積して下層絶縁層６ａを形成し、ＣＭＰ
（化学的機械研磨）法により１１００ｎｍ研磨する。次
に、この下層絶縁層６ａ上にスパッタまたは蒸着等のＰ
ＶＤ法により、Ｔｉを２０ｎｍおよびＴｉＮを３０ｎｍ
形成し、さらにその上にＣＶＤ法によりＷを５００ｎｍ
堆積させる。その後、Ｔｉ，ＴｉＮおよびＷをエッチバ
ックする。さらにＰＶＤ法でＴｉＮ／Ａｌ／ＴｉＮ／Ｔ
ｉをそれぞれ１００／５００／３０／２０ｎｍ堆積した
後、Ｘ方向の下層配線パターン９をリソグラフィ、ドラ
イエッチング工程でパターニングする。
【００３０】次に下層絶縁層６ａと同様に、ＳｉＯ2 か
らなる上層絶縁層６ｂを形成する。この上層絶縁層６ｂ
にコンタクトホール１１を開口した後、ＰＶＤ法でＴｉ
を２０ｎｍおよびＴｉＮを３０ｎｍ形成し、さらにその
上にＣＶＤ法によりＷを５００ｎｍ堆積させる。その
後、Ｔｉ，ＴｉＮおよびＷをエッチバックしてコンタク
トホールをＷで埋めてメタルプラグを形成する。さらに
ＰＶＤ法でＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉをそれぞれ１０
０／５００／３０／２０ｎｍ堆積した後、前述の櫛歯状
の第１及び第２の配線１、２や検査パッド３、４および
Ｙ方向のマトリクス配線パターン１０等からなる上層配
線をリソグラフィ、ドライエッチング工程でパターニン
グする。
らなる上層絶縁層６ｂを形成する。この上層絶縁層６ｂ
にコンタクトホール１１を開口した後、ＰＶＤ法でＴｉ
を２０ｎｍおよびＴｉＮを３０ｎｍ形成し、さらにその
上にＣＶＤ法によりＷを５００ｎｍ堆積させる。その
後、Ｔｉ，ＴｉＮおよびＷをエッチバックしてコンタク
トホールをＷで埋めてメタルプラグを形成する。さらに
ＰＶＤ法でＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉをそれぞれ１０
０／５００／３０／２０ｎｍ堆積した後、前述の櫛歯状
の第１及び第２の配線１、２や検査パッド３、４および
Ｙ方向のマトリクス配線パターン１０等からなる上層配
線をリソグラフィ、ドライエッチング工程でパターニン
グする。
【００３１】この第２実施例においても、前述の第１実
施例と同様に、プローブカードを用いてマトリクス配置
の検査パッドに探針を押し当て、マトリクスの全組合わ
せについて順次スイッチングして短絡検査を行う。ま
た、短絡が検出されたときには、前述のＯＢＩＲＣＨ法
による検査装置で詳細な不良位置の特定を行う。
施例と同様に、プローブカードを用いてマトリクス配置
の検査パッドに探針を押し当て、マトリクスの全組合わ
せについて順次スイッチングして短絡検査を行う。ま
た、短絡が検出されたときには、前述のＯＢＩＲＣＨ法
による検査装置で詳細な不良位置の特定を行う。
【００３２】図８は、このＯＢＩＲＣＨ法の検査装置を
用いる場合の検査パッドの配列を示す平面図である。こ
の検査回路では、検査パッド３、４が検査領域の一方の
側に一方向に揃えて形成される。これはＯＢＩＲＣＨ法
の検査装置の構成上、ウェーハへの探針の配置が一方の
側に限られるためである。即ち、前述の図４に示したよ
うに、ＯＢＩＲＣＨ法の検査装置を構成するレーザ発生
部、レーザ走査部、顕微鏡部等を機械的に支持する構造
物がウェーハ搭載台の一方向に面して設置されているた
め、プローブカードの探針位置を装置側の構造物と反対
側に配置する必要があり、また顕微鏡部が複数の対物レ
ンズを備え、これを回転させて交換するため、ウェーハ
上の検査パッドと電気的接触する探針の配置はウェーハ
に対し一方の側の一方向に限られるためである。
用いる場合の検査パッドの配列を示す平面図である。こ
の検査回路では、検査パッド３、４が検査領域の一方の
側に一方向に揃えて形成される。これはＯＢＩＲＣＨ法
の検査装置の構成上、ウェーハへの探針の配置が一方の
側に限られるためである。即ち、前述の図４に示したよ
うに、ＯＢＩＲＣＨ法の検査装置を構成するレーザ発生
部、レーザ走査部、顕微鏡部等を機械的に支持する構造
物がウェーハ搭載台の一方向に面して設置されているた
め、プローブカードの探針位置を装置側の構造物と反対
側に配置する必要があり、また顕微鏡部が複数の対物レ
ンズを備え、これを回転させて交換するため、ウェーハ
上の検査パッドと電気的接触する探針の配置はウェーハ
に対し一方の側の一方向に限られるためである。
【００３３】
【発明の効果】以上説明したように、本発明において
は、検査領域を複数に分割し、複数に分割された配線の
それぞれに接続したパッドに、例えば多ピンのプローブ
カードを用いて、分割した配線に、順次電源と電流計を
接続することにより、短絡が存在する分割領域が分か
る。これにより、検査回路の短絡が存在する領域を絞り
込むことができる。この絞り込んだ領域を例えば顕微鏡
等により外観検査し、あるいはＯＢＩＲＣＨ法を適用す
ることにより、詳細な不良箇所を特定することができ
る。このようにして、簡単な構成で単純な構造の検査回
路により、回路形成工程を短くすることができ、短絡等
の不良箇所特定の信頼性が高まるとともに評価すべきウ
ェーハ上の半導体素子の製造工程へのフィードバックが
迅速にでき、特に大量生産における品質の向上および歩
留りの向上が図られる。
は、検査領域を複数に分割し、複数に分割された配線の
それぞれに接続したパッドに、例えば多ピンのプローブ
カードを用いて、分割した配線に、順次電源と電流計を
接続することにより、短絡が存在する分割領域が分か
る。これにより、検査回路の短絡が存在する領域を絞り
込むことができる。この絞り込んだ領域を例えば顕微鏡
等により外観検査し、あるいはＯＢＩＲＣＨ法を適用す
ることにより、詳細な不良箇所を特定することができ
る。このようにして、簡単な構成で単純な構造の検査回
路により、回路形成工程を短くすることができ、短絡等
の不良箇所特定の信頼性が高まるとともに評価すべきウ
ェーハ上の半導体素子の製造工程へのフィードバックが
迅速にでき、特に大量生産における品質の向上および歩
留りの向上が図られる。
【図１】 本発明の第１実施例の基本原理構成図。
【図２】 第１実施例の回路図。
【図３】 第１実施例の断面構成図。
【図４】 ＯＢＩＲＣＨ法の検査装置の構成図。
【図５】 本発明の第２実施例の基本原理構成図。
【図６】 第２実施例の回路図。
【図７】 第２実施例の断面構成図。
【図８】 ＯＢＩＲＣＨ法を用いる検査パッド配列を示
す平面図。
す平面図。
【図９】 従来の検査回路の構成図。
【図１０】 従来の別の検査回路の構成図。
１：第１の配線、２：第２の配線、３，４：検査パッ
ド、５：ウェーハ ６，６ａ，６ｂ：絶縁層、７：台、８：探針、９：Ｘ方
向配線パターン、１０：Ｙ方向配線パターン、１１：コ
ンタクトホール。
ド、５：ウェーハ ６，６ａ，６ｂ：絶縁層、７：台、８：探針、９：Ｘ方
向配線パターン、１０：Ｙ方向配線パターン、１１：コ
ンタクトホール。
Claims (6)
- 【請求項１】評価対象回路に対応した構成でこれと同一
基板上に設けられ、電気的に絶縁された第１の配線およ
び第２の配線とからなる検査回路であって、 同じ評価対象回路に対する検査回路形成領域を複数に分
割し、分割された領域ごとに絶縁不良検査を可能とした
ことを特徴とする配線不良検査回路。 - 【請求項２】前記分割された各領域内の第１の配線およ
び第２の配線のいずれか一方の回路は、各領域ごとに独
立した検査パッドに接続され、 他方の回路は全領域に対し共通の検査パッドに接続され
たことを特徴とする請求項１に記載の配線不良検査回
路。 - 【請求項３】前記第１および第２の配線はともに同一絶
縁層上に形成されたことを特徴とする請求項２に記載の
配線不良検査回路。 - 【請求項４】前記分割された領域内の第１の配線および
第２の配線はそれぞれグループ化され、グループごとに
共通の検査パッドに接続されたことを特徴とする請求項
１に記載の配線不良検査回路。 - 【請求項５】前記グループ化された第１の配線および第
２の配線はマトリクス回路を形成し、第１の配線に接続
する配線と第２の配線に接続する配線との交差部は絶縁
層を介した２層配線構造とし、上層配線と下層配線とを
接続孔で導通させたことを特徴とする請求項４に記載の
配線不良検査回路。 - 【請求項６】前記検査回路形成領域の一方の側に全ての
検査パッドを形成したことを特徴とする請求項１から５
のいずれかに記載の配線不良検査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9179493A JPH1123668A (ja) | 1997-07-04 | 1997-07-04 | 配線不良検査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9179493A JPH1123668A (ja) | 1997-07-04 | 1997-07-04 | 配線不良検査回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1123668A true JPH1123668A (ja) | 1999-01-29 |
Family
ID=16066797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9179493A Pending JPH1123668A (ja) | 1997-07-04 | 1997-07-04 | 配線不良検査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1123668A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303162A (ja) * | 2004-04-15 | 2005-10-27 | Nec Electronics Corp | 検査回路およびそれを用いた検査方法、ならびに当該検査回路を含む半導体装置 |
| US7233152B2 (en) | 2004-06-03 | 2007-06-19 | Nec Electronics Corporation | Short detection circuit and short detection method |
| JP2010123662A (ja) * | 2008-11-18 | 2010-06-03 | Renesas Technology Corp | 半導体装置の製造方法、および、それに用いる半導体ウェハ |
| CN102243443A (zh) * | 2010-05-14 | 2011-11-16 | 北京京东方光电科技有限公司 | 曝光区域之间图形偏移量的检测方法及测试图形 |
-
1997
- 1997-07-04 JP JP9179493A patent/JPH1123668A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303162A (ja) * | 2004-04-15 | 2005-10-27 | Nec Electronics Corp | 検査回路およびそれを用いた検査方法、ならびに当該検査回路を含む半導体装置 |
| JP4727943B2 (ja) * | 2004-04-15 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 検査回路およびそれを用いた検査方法、ならびに当該検査回路を含む半導体装置 |
| US7233152B2 (en) | 2004-06-03 | 2007-06-19 | Nec Electronics Corporation | Short detection circuit and short detection method |
| CN100382270C (zh) * | 2004-06-03 | 2008-04-16 | 恩益禧电子股份有限公司 | 短路检测电路和短路检测方法 |
| JP2010123662A (ja) * | 2008-11-18 | 2010-06-03 | Renesas Technology Corp | 半導体装置の製造方法、および、それに用いる半導体ウェハ |
| CN102243443A (zh) * | 2010-05-14 | 2011-11-16 | 北京京东方光电科技有限公司 | 曝光区域之间图形偏移量的检测方法及测试图形 |
| US8883523B2 (en) | 2010-05-14 | 2014-11-11 | Beijing Boe Optoelectronics Technology Co., Ltd. | Method for detecting pattern offset amount of exposed regions and detecting mark |
| US9303969B2 (en) | 2010-05-14 | 2016-04-05 | Boe Technology Group Co., Ltd. | Method for detecting pattern offset amount of exposed regions and detecting mark |
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