CN101354414B - 具有多阶输出功能的缺陷检测系统及方法 - Google Patents

Abstract

一种具多阶输出功能的缺陷检测系统及方法，利用多阶信号检测技术以检测一集成电路的缺陷，缺陷检测系统使用一模/数转换器将一模拟读出信号转换为一具有多个位的输出码。缺陷检测方法包含一开路检测方法及一短路检测方法，开路及短路检测方法均包含一校正方法及一检测方法。校正方法是根据一预设码以设定在检测方法中，模/数转换器所需的一预设参考电压。检测方法利用预设参考电压及预设码以产生具有多个位的输出码，并根据输出码检测集成电路是否具有开路或短路缺陷及执行缺陷状态分类。

Description

具有多阶输出功能的缺陷检测系统及方法

技术领域

本发明涉及一种用于半导体线路检测的缺陷检测系统及方法，特别涉及一种用于半导体线路检测的具多阶输出功能的缺陷检测系统及方法。

背景技术

在集成电路的制作过程中，诸如掺杂工艺、沉积工艺、图案屏蔽工艺、及金属化工艺等，各种工艺的因素常常是环环相扣，前一个工艺步骤所产生的缺陷往往在下一个或是之后的工艺中也产生相对应的缺陷，以至于造成最后产品良率上的问题，而随着半导体工艺中元件尺寸的不断缩小与电路积集度的不断提高，极微小的缺陷或微粒对集成电路品质的影响也日趋严重。因此，为维持产品品质的稳定，通常在进行各项半导体工艺的同时，亦须针对所生产的集成电路进行缺陷检测，以根据检测的结果来分析造成这些缺陷的根本原因，之后才能进一步藉由工艺参数的调整来避免或减少缺陷的产生，也就是说，能实时地对已产生的缺陷做出分析，找出缺陷发生的原因，并加以排除，不但已成为品保技术的核心能力之一，更是快速开发新半导体工艺的关键。

在集成电路中，常被检测是否具有缺陷的导电线路包含多晶硅导电线路、扩散导电线路、金属导电线路、及N型或P型掺杂井导电线路，而常被检测是否具有缺陷的电性隔离路径是包含没有电性连接的二相邻导电线路。当有缺陷被检测到时，可藉由失效分析(failure analysis)技术分析缺陷发生的原因是来自工艺材料问题、程序配方(process recipe)问题、制造环境空气污染、生产人员操作问题、或生产机器问题等，以期能快速改良集成电路工艺，而降低生产成本或开发成本。

请参考图1，图1示出了现有用以检测集成电路缺陷的一缺陷检测系统100的示意图。缺陷检测系统100包含一读出放大器110、一电位下拉晶体管115、选择晶体管112与122、及一选择电路190。电位下拉晶体管115的栅极接收一使能信号Venable。选择晶体管112与122的栅极均电连接至选择电路190，用以选择一检测路径150作为待测的检测路径。一检测输入端140耦合至选择晶体管122，用以输入一输入电压Vin。

读出放大器110具有一第一端点接收一模拟读出信号Sanalog、一第二端点接收一参考电压Vref、及一输出端点输出一输出信号Sout。通常，读出放大器110的第一端点及检测输入端140分别耦合至二组多个晶体管，而此二组多个晶体管的栅极均耦合至选择电路190，用以从多条检测路径中选择一条检测路径作为待测的检测路径。

基本上，由读出放大器110所输出的输出信号Sout是一2阶信号，类似一1位数字信号，只能提供二种状态用以判断是否有缺陷存在。因此，缺陷检测系统100的功能使用弹性相当受限，也就是说，在某些检测状况中，若要求提供多阶输出信号以作失效分析时，现有缺陷检测系统100就不能满足所需。

发明内容

依据本发明的实施例，其揭露一种具多阶输出功能的缺陷检测系统，用以检测一集成电路的一检测路径的缺陷。缺陷检测系统包含一模/数转换器、一检测输入端、以及一电位下拉元件。模/数转换器具有一输入端、一参考输入端及一输出端口，输入端耦接至检测路径的一第一端点。检测输入端耦接至检测路径的一第二端点。电位下拉元件耦合于模/数转换器的输入端与接地端之间。其中，在开路检测或短路检测的校正中，输入一输入电压至检测输入端，输入一参考电压至参考输入端，调整参考电压使模/数转换器所输出的一输出码等于一预设码，并设定此被调整的参考电压为一预设参考电压；在开路检测或短路检测中，输入与开路检测或短路检测的校正中所使用的输入电压相同的一输入电压至检测输入端，输入由开路检测或短路检测的校正中所设定的预设参考电压至模/数转换器的参考输入端，根据该模/数转换器的一输出码判断检测路径是否具有开路或短路缺陷。

依据本发明的实施例，其另揭露一种检测一集成电路的一检测路径的开路缺陷的开路检测方法。开路检测方法包含一校正方法及一检测方法。开路检测方法的校正方法包含耦接一电位下拉元件于一模/数转换器的一输入端与接地端之间，耦接一开路检测校正路径于模/数转换器的输入端与一检测输入端之间，输入一输入电压至检测输入端，输入一参考电压至模/数转换器的一参考输入端，以及调整参考电压使模/数转换器所输出的一输出码等于一预设码，并设定此时被调整的参考电压为一预设参考电压。开路检测方法的检测方法包含耦接一电位下拉元件于一模/数转换器的一输入端与接地端之间，耦接一检测路径于模/数转换器的输入端与一检测输入端之间，输入与开路检测的校正方法所使用的输入电压相同的一输入电压至检测输入端，输入由开路检测的校正方法所设定的一预设参考电压至模/数转换器的一参考输入端，以及根据模/数转换器的一输出码判断检测路径是否具有开路缺陷。

依据本发明的实施例，其另揭露一种检测一集成电路的一检测路径的短路缺陷的短路检测方法。短路检测方法包含一校正方法及一检测方法。短路检测方法的校正方法包含耦接一电位下拉元件于一模/数转换器的一输入端与接地端之间，耦接一短路检测校正路径于模/数转换器的输入端与一检测输入端之间，输入一输入电压至检测输入端，输入一参考电压至模/数转换器的一参考输入端，以及调整参考电压使模/数转换器所输出的一输出码等于一预设码，并设定此时被调整的参考电压为一预设参考电压。短路检测方法的检测方法包含耦接一电位下拉元件于一模/数转换器的一输入端与接地端之间，耦接一检测路径于模/数转换器的输入端与一检测输入端之间，输入与短路检测的校正方法所使用的输入电压相同的一输入电压至检测输入端，输入由短路检测的校正方法所设定的一预设参考电压至模/数转换器的一参考输入端，以及根据模/数转换器的一输出码判断检测路径是否具有短路缺陷。

附图说明

图1显示现有用以检测集成电路缺陷的一缺陷检测系统的示意图。

图2显示根据本发明一实施例的用以检测集成电路缺陷的一缺陷检测系统的示意图。

图3显示图2的模/数转换器的内部结构示意图。

图4显示根据本发明一较佳实施例的缺陷检测系统的示意图。

图5显示检测集成电路开路缺陷的开路检测的校正电路示意图。

图6显示执行开路检测的校正方法流程图。

图7显示检测集成电路开路缺陷的开路检测的检测电路示意图。

图8显示执行开路检测的检测方法流程图。

图9显示检测集成电路短路缺陷的短路检测的校正电路示意图。

图10显示执行短路检测的校正方法流程图。

图11显示检测集成电路短路缺陷的短路检测的检测电路示意图。

图12显示执行短路检测的检测方法流程图。

附图符号说明

100、200                        缺陷检测系统

110                             读出放大器

115                             电位下拉晶体管

121、122                        选择晶体管

140、240、540、541、940、941    检测输入端

150、250、580、980              检测路径

190、290                        选择电路

210、510、910                   模/数转换器

215                             电位下拉元件

221                             第一选择晶体管

222                             第二选择晶体管

225                             多个第一选择晶体管

226                             多个第二选择晶体管

255                             多条检测路径

310                             多个电阻

330                             多个比较器

360                             编码器

515、915                        电位下拉电阻

550                             开路检测校正路径

950                             短路检测校正路径

Sanalog                         模拟读出信号

Sdigital                        输出码

Sout                            输出信号

Venable                         使能信号

Vin                             输入电压

Vref                            参考电压

S610-S650、S810-S870、

S1010-S1050、

S1210-S1270                     步骤

具体实施方式

请参考图2，图2是显示根据本发明一实施例的用以检测集成电路缺陷的一缺陷检测系统200的示意图。缺陷检测系统200包含一模/数转换器(analog-to-digital converter，ADC)210、一电位下拉元件(pull-down device)215、一第一选择晶体管221、一第二选择晶体管222、及一选择电路290。

第二选择晶体管具有一栅极、一第一端点电连接至一检测输入端240以接收一输入电压Vin、及一第二端点电连接至一检测路径250的一第一端点，第一选择晶体管221具有一栅极、一第一端点电连接至检测路径250的第二端点、及一第二端点。第一及第二选择晶体管221与222可以是N型金属氧化物半导体晶体管(NMOS transistors)或P型金属氧化物半导体晶体管(PMOS transistors)，检测路径250可以是在一待测晶片或一待测芯片上的一导电线路或一电性隔离路径，导电线路意谓检测路径250的第一端点与第二端点之间是正常电性连接状态，电性隔离路径意谓检测路径250的第一端点与第二端点之间是正常开路状态。请注意在本说明文中，当一晶体管的第一端点以源极功能工作时，此晶体管的第二端点即以漏极功能工作，而当一晶体管的第一端点以漏极功能工作时，则此晶体管的第二端点即以源极功能工作。

选择电路290提供多个选择信号分别输入至第一及第二选择晶体管221与222，换句话说，第一及第二选择晶体管221与222的栅极均电连接至选择电路290以接收选择信号，用以选择检测路径250作为待测的检测路径。电位下拉元件215具有一第一端点电连接至第一选择晶体管221的第二端点、及一第二端点耦合至一接地端。电位下拉元件215可以是一具有一预设电阻值的电位下拉电阻，耦合于第一选择晶体管221的第二端点与接地端之间。电位下拉元件215也可以是一电位下拉晶体管，具有一第一端点电连接至第一选择晶体管221的第二端点、一第二端点电连接至接地端、及一栅极接收一使能信号。

模/数转换器210具有一输入端电连接至第一选择晶体管221的第二端点以接收一模拟读出信号Sanalog、一参考输入端接收一参考电压Vref、以及一输出端口用以输出一具有n位的输出码Sdigital。

请参考图3，图3是显示模/数转换器210的内部结构示意图。模/数转换器210包含多个电阻310、多个比较器330、以及一编码器360。每一比较器具有一第一输入端耦合至模/数转换器210的输入端以接收模拟读出信号Sanalog、一第二输入端、及一输出端，比较器的第一输入端及第二输入端可以分别是一正输入端及一负输入端。多个电阻310是以串连方式耦合于模/数转换器210的参考输入端与接地端之间。多个电阻310的相邻电阻的连接节点电连接至一相对应的比较器的第二输入端。编码器360具有多个输入端及多个输出端，在一实施例中，编码器360可以具有脚位编号由1至7的7个输入端、及3个输出端，由低至高的脚位编号对应于编码器360由低至高有效位的输入端，编码器360的每一输入端系电连接至一相对应的比较器的输出端，编码器360的多个输出端耦合至模/数转换器210的输出端口，用以输出具有多个位的输出码Sdigital。编码器360可以是一优先编码器，用以选择具有一使能信号的最高脚位编号的输入端作为编码输入端，此使能信号可以是正逻辑的高逻辑电平或是负逻辑的低逻辑电平。

在图2的实施例中，模/数转换器210的输入端及检测输入端240并不限于只分别电连接至第一及第二选择晶体管221与222。请参考图4，图4示出了根据本发明一较佳实施例的缺陷检测系统的示意图。在图4中，模/数转换器210的输入端电连接至多个第一选择晶体管225，而检测输入端240则电连接至多个第二选择晶体管226，所述第一选择晶体管225及所述第二选择晶体管226的栅极均电连接至选择电路290，用以从多条检测路径255中，选择一检测路径作为待测的检测路径。

上述利用多组选择晶体管配合一选择电路以从多条检测路径中，选择一检测路径作为待测的检测路径，是一现有技术，所以省略其细节功能操作说明。总之，任何利用检测路径选择架构配合一模/数转换器以输出一具有多个位的输出码的缺陷检测系统均属本发明的涵盖范围。

请参考图5及图6，图5示出了检测集成电路开路缺陷的一开路检测的校正电路示意图，图6示出了执行开路检测的校正方法流程图。开路检测的校正电路包含一模/数转换器(ADC)510、一电位下拉电阻515、以及一开路检测校正路径550。开路检测的校正方法包含下列步骤：

步骤S610：耦接电位下拉电阻515于模/数转换器510的输入端与接地端之间；

步骤S620：耦接开路检测校正路径550于模/数转换器510的输入端与一检测输入端540之间；

步骤S630：输入一输入电压Vin至检测输入端540；

步骤S640：输入一参考电压Vref至模/数转换器510的参考输入端；以及

步骤S650：调整参考电压Vref使模/数转换器510所输出的一n位输出码Sdigital等于一预设码，并设定此被调整的参考电压Vref为一预设参考电压。

在上述开路检测的校正方法中，步骤S610与步骤S620并没有执行上的先后次序关系，而步骤S630与步骤S640也没有执行上的先后次序关系。此外，具有一栅极接收一使能信号的一电位下拉晶体管可用以取代电位下拉电阻515。

在一较佳实施例中，开路检测校正路径550被选择为和在一待测晶片或一待测芯片上的待测检测路径具有相同路径结构的检测路径，而该预设码可被设定为n位码的中值码，举例而言，若输出码Sdigital为3位码，则该预设码可被设定为“100”。

请参考图7及图8，图7示出了检测集成电路开路缺陷的开路检测的检测电路示意图，图8示出了执行开路检测的检测方法流程图。开路检测的检测电路包含模/数转换器(ADC)510、电位下拉电阻515、以及一检测路径580，检测路径580可以是集成电路的一多晶硅导电线路、一扩散导电线路、一金属导电线路、或一N型或P型掺杂井导电线路。开路检测的检测方法包含下列步骤：

步骤S810：耦接电位下拉电阻515于模/数转换器510的输入端与接地端之间；

步骤S820：耦接检测路径580于模/数转换器510的输入端与一检测输入端541之间；

步骤S830：输入与开路检测的校正方法所使用的输入电压相同的一输入电压Vin至检测输入端541；

步骤S840：输入由开路检测的校正方法所设定的预设参考电压Vref至模/数转换器510的参考输入端；

步骤S850：检测模/数转换器510所输出的n位输出码Sdigital是否小于开路检测的预设码，若是，则执行步骤S860，否则，执行步骤S870；

步骤S860：判断检测路径580是在开路状态；以及

步骤S870：判断检测路径580是在正常电性连接状态。

在上述开路检测的检测方法中，步骤S810与步骤S820并没有执行上的先后次序关系，而步骤S830与步骤S840也没有执行上的先后次序关系。

请参考图9及图10，图9示出了检测集成电路短路缺陷的一短路检测的校正电路示意图，图10示出了执行短路检测的校正方法流程图。短路检测的校正电路包含一模/数转换器(ADC)910、一电位下拉电阻915、以及一短路检测校正路径950。短路检测的校正方法包含下列步骤：

步骤S1010：耦接电位下拉电阻915于模/数转换器910的输入端与接地端之间；

步骤S1020：耦接短路检测校正路径950于模/数转换器910的输入端与一检测输入端940之间；

步骤S1030：输入一输入电压Vin至检测输入端940；

步骤S1040：输入一参考电压Vref至模/数转换器910的参考输入端；以及

步骤S1050：调整参考电压Vref使模/数转换器910所输出的一n位输出码Sdigital等于一预设码，并设定此被调整的参考电压Vref为一预设参考电压。

在上述短路检测的校正方法中，步骤S1010与步骤S1020并没有执行上的先后次序关系，而步骤S1030与步骤S1040也没有执行上的先后次序关系。此外，具有一栅极接收一使能信号的一电位下拉晶体管可用以取代电位下拉电阻915。

在一较佳实施例中，短路检测校正路径950被选择为和在一待测晶片或一待测芯片上的待测检测路径具有相同路径结构的检测路径，而该预设码可被设定为n位码的一最低值码或一次低值码，举例而言，若输出码Sdigital为3位码，则该预设码可被设定为“000”或“001”，如此可消除因接地端噪声导至的检测误差。

请参考图11及图12，图11示出了检测集成电路短路缺陷的短路检测的检测电路示意图，图12示出了执行短路检测的检测方法流程图。短路检测的检测电路包含模/数转换器(ADC)910、电位下拉电阻915、以及一检测路径980，检测路径980是一电性隔离路径，包含没有电性连接的二相邻导电线路，此二相邻导电线路可以分别是集成电路的一多晶硅导电线路、一扩散导电线路、一金属导电线路、或一N型或P型掺杂井导电线路。短路检测的检测方法包含下列步骤：

步骤S1210：耦接电位下拉电阻915于模/数转换器910的输入端与接地端之间；

步骤S1220：耦接检测路径980于模/数转换器910的输入端与一检测输入端941之间；

步骤S1230：输入与短路检测的校正方法所使用的输入电压相同的一输入电压Vin至检测输入端941；

步骤S1240：输入由短路检测的校正方法所设定的预设参考电压Vref至模/数转换器910的参考输入端；

步骤S1250：检测模/数转换器910所输出的n位输出码Sdigital是否大于短路检测的预设码，若是，则执行步骤S1260，否则，执行步骤S1270；

步骤S1260：判断检测路径980是在短路状态；以及

步骤S1270：判断检测路径980是在正常开路状态。

在上述短路检测的检测方法中，步骤S1210与步骤S1220并没有执行上的先后次序关系，而步骤S1230与步骤S1240也没有执行上的先后次序关系。

此外，步骤S1260可另包含根据模/数转换器910所输出的n位输出码Sdigital与短路检测的预设码计算一差值码，再依差值码执行短路状态分类，差值码越大表示检测路径980的短路状态越严重，换句话说，在模/数转换器910的输入端与检测输入端941之间的导电性正比于差值码的码值，所以就可以根据差值码的码值执行短路状态分类。

总之，基于上述可知本发明的用于半导体线路检测的缺陷检测系统及方法具有多阶输出功能，使缺陷检测程序的操作更具弹性，所以可提供各种检测状况所需的检测信号。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (23)

1.一种具多阶输出功能的缺陷检测系统，用以检测一集成电路的一检测路径的缺陷，包含：

一模/数转换器，具有一输入端、一参考输入端及一输出端口，该输入端耦接至该检测路径的一第一端点；

一检测输入端，耦接至该检测路径的一第二端点；以及

一电位下拉元件，耦合于该模/数转换器的该输入端与接地端之间；

其中，在开路检测或短路检测的校正中，输入一输入电压至检测输入端，输入一参考电压至参考输入端，调整参考电压使模/数转换器所输出的一输出码等于一预设码，并设定此被调整的参考电压为一预设参考电压；在开路检测或短路检测中，输入与开路检测或短路检测的校正中所使用的输入电压相同的一输入电压至检测输入端，输入由开路检测或短路检测的校正中所设定的预设参考电压至模/数转换器的参考输入端，根据该模/数转换器的一输出码判断检测路径是否具有开路或短路缺陷。

2.如权利要求1所述的缺陷检测系统，另包含：

一选择电路；

多个第一晶体管，每一第一晶体管具有一源极、一漏极及一栅极，该源极与该漏极耦合于该模/数转换器的该输入端及一相对应的检测路径的一第一端点之间，该栅极耦合于该选择电路；以及

多个第二晶体管，每一第二晶体管具有一源极、一漏极及一栅极，该源极与该漏极耦合于该检测输入端及一相对应的检测路径的一第二端点之间，该栅极耦合于该选择电路；

其中，该选择电路可使能一第一晶体管及一第二晶体管以选择一相对应的检测路径。

3.如权利要求1所述的缺陷检测系统，其中，该电位下拉元件是一晶体管，具有耦接至接地端的一源极、耦接至该模/数转换器的该输入端的一漏极、及接收一使能信号的一栅极。

4.如权利要求1所述的缺陷检测系统，其中，该电位下拉元件是一电阻，耦合于该模/数转换器的该输入端及接地端之间。

5.如权利要求1所述的缺陷检测系统，其中，该缺陷检测系统整合于一待测晶片。

6.如权利要求1所述的缺陷检测系统，其中，该缺陷检测系统整合于一待测芯片。

7.如权利要求1所述的缺陷检测系统，其中，该模/数转换器包含：

多个比较器，每一比较器具有一第一输入端、一第二输入端及一输出端，该第一输入端耦合至该模/数转换器的该输入端；

多个电阻，所述多个电阻以串连方式耦合于该模/数转换器的该参考输入端与接地端之间，每个所述电阻与相邻电阻的连接节点电连接至一相对应的比较器的该第二输入端；以及

一编码器，具有多个输入端及多个输出端，每一输入端电连接至一相对应的比较器的该输出端。

8.如权利要求7所述的缺陷检测系统，其中，该编码器是一优先编码器。

9.一种检测一集成电路的一检测路径的开路缺陷的一开路检测的校正方法，包含：

耦接一电位下拉元件于一模/数转换器的一输入端与接地端之间；

耦接一开路检测校正路径于该模/数转换器的该输入端与一检测输入端之间；

输入一输入电压至该检测输入端；

输入一参考电压至该模/数转换器的一参考输入端；以及

调整该参考电压使该模/数转换器所输出的一输出码等于一预设码，并设定此时被调整的该参考电压为一预设参考电压。

10.如权利要求9所述的校正方法，其中，该预设码是该模/数转换器所输出的该输出码的一中值码。

11.如权利要求9所述的校正方法，其中，该模/数转换器所输出的该输出码是一3位码，该预设码是“100”。

12.一种检测一集成电路的一检测路径的开路缺陷的一开路检测的检测方法，包含：

耦接一电位下拉元件于一模/数转换器的一输入端与接地端之间；

耦接一检测路径于该模/数转换器的该输入端与一检测输入端之间；

输入与开路检测的校正方法所使用的输入电压相同的一输入电压至该检测输入端；

输入由开路检测的校正方法所设定的一预设参考电压至该模/数转换器的一参考输入端；以及

根据该模/数转换器的一输出码判断该检测路径是否具有开路缺陷。

13.如权利要求12所述的检测方法，其中，根据该模/数转换器的一输出码判断该检测路径是否具有开路缺陷是当该模/数转换器的该输出码小于一预设码时，判断该检测路径具有开路缺陷。

14.如权利要求12所述的检测方法，其中，根据该模/数转换器的一输出码判断该检测路径是否具有开路缺陷是当该模/数转换器的该输出码不小于一预设码时，判断该检测路径不具有开路缺陷。

15.如权利要求12所述的检测方法，其中，该模/数转换器所输出的该输出码是一3位码，该预设码是“100”。

16.一种检测一集成电路的一检测路径的短路缺陷的一短路检测的校正方法，包含：

耦接一电位下拉元件于一模/数转换器的一输入端与接地端之间；

耦接一短路检测校正路径于该模/数转换器的该输入端与一检测输入端之间；

输入一输入电压至该检测输入端；

输入一参考电压至该模/数转换器的一参考输入端；以及

调整该参考电压使该模/数转换器所输出的一输出码等于一预设码，并设定此时被调整的该参考电压为一预设参考电压。

17.如权利要求16所述的校正方法，其中，该预设码是该模/数转换器所输出的该输出码的一最低值码或一次低值码。

18.如权利要求16所述的校正方法，其中，该模/数转换器所输出的该输出码是一3位码，该预设码是“000”或“001”。

19.一种检测一集成电路的一检测路径的短路缺陷的一短路检测的检测方法，包含：

耦接一电位下拉元件于一模/数转换器的一输入端与接地端之间；

耦接一检测路径于该模/数转换器的该输入端与一检测输入端之间；

输入与短路检测的校正方法所使用的输入电压相同的一输入电压至该检测输入端；

输入由短路检测的校正方法所设定的一预设参考电压至该模/数转换器的一参考输入端；以及

根据该模/数转换器的一输出码判断该检测路径是否具有短路缺陷。

20.如权利要求19所述的检测方法，其中，根据该模/数转换器的一输出码判断该检测路径是否具有短路缺陷是当该模/数转换器的该输出码大于一预设码时，判断该检测路径具有短路缺陷。

21.如权利要求19所述的检测方法，其中，根据该模/数转换器的一输出码判断该检测路径是否具有短路缺陷是当该模/数转换器的该输出码不大于一预设码时，判断该检测路径不具有短路缺陷。

22.如权利要求19所述的检测方法，其中，该模/数转换器所输出的该输出码是一3位码，该预设码是“000”或“001”。

23.如权利要求19所述的检测方法，其中，根据该模/数转换器的一输出码判断该检测路径是否具有短路缺陷是当该模/数转换器的该输出码大于一预设码时，根据该模/数转换器所输出的该输出码与该预设码计算一差值码，再依该差值码执行短路状态分类。

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