JP2007305918A - 半導体装置 - Google Patents

Abstract

【課題】電子素子評価装置を用いて、ビアの抵抗評価や異常が発生したビアの特定を容易に行うことが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板６０の上方に配置された１層目配線１１と、１層目配線１１の上方に配置された第１の２層目配線２１と、１層目配線１１と第１の２層目配線２１とを接続する第１の接続用ビア３２と、第１の２層目配線２１と同じ配線層内に形成された評価用配線５１と、１層目配線１１と評価用配線５１とを接続する評価用ビア４１とを備えている。第１の２層目配線２１と評価用配線５１との間に評価用の信号を流すことで、ビアの抵抗評価や異常が発生したビアの特定を容易に行うことができる。
【選択図】図１

Description

本発明は、多層配線を有する集積回路等の半導体装置において、不良解析を行うための構造に関するものである。

従来の多層配線を有する半導体装置について、特許文献１に記載されている半導体装置を例にとって図８を用いて説明する。

図８（ａ）は、従来の半導体装置を上方からの見た場合の透視図であり、図８（ｂ）は、従来の半導体装置の（ａ）に示すVIIIｂ-VIIIｂ線における断面図である。

図８（ａ）、（ｂ）に示すように、従来の半導体装置では、トランジスタやダイオード等の電子素子が形成された半導体基板１６０の上に第１層間絶縁膜１７１が設けられ、第１層間絶縁膜１７１の上に１層目配線１１１が設けられている。１層目配線１１１および第１層間絶縁膜１７１の上には、第２層間絶縁膜１７２が設けられている。第２層間絶縁膜１７２の上には、第１の２層目配線１２１および第２の２層目配線１２２が設けられている。ここで、第１の２層目配線１２１と１層目配線１１１とは、第１の接続用ビア１３２により接続され、第２の２層目配線１２２と１層目配線１１１とは、第２の接続用ビア１３３により接続されている。さらに、第１の２層目配線１２１、第２の２層目配線１２２および第２層間絶縁膜１７２の上には、第３層間絶縁膜１７３が設けられている。

次に、従来の多層配線を有する半導体装置の不良解析について、特許文献２に記載されているサブミクロン領域の電子素子評価装置を例にとって図９を用いて説明する。

図９（ａ）、（ｂ）は、サブミクロン領域の電子素子評価装置を用いて、実際の半導体装置上に設けられた回路素子の特性解析をする様子を表した図である。

サブミクロン領域の電子素子評価装置は、微小領域の電気的特性評価のために用いられており、高速化、微細化、高集積化が進む半導体装置に対応するため、半導体装置の不良解析には不可欠な装置である。

半導体装置に形成された複数の配線およびビアを含むノードの不良解析では、配線の形状異常に起因する断線やショートが不良原因である場合、走査型電子顕微鏡（ＳＥＭ）等を用いた表面観察により不良原因の究明は可能である。これに対し、ビアの高抵抗化や断線が不良原因である場合、表面観察ではビアと配線の境界部分を確認できないため、原因究明には走査型電子顕微鏡（ＳＥＭ）や透過型電子顕微鏡（ＴＥＭ）等を用いたビアの断面観察が必須となる。しかし、不良ノードに存在する高抵抗化したビアや断線したビアは走査型電子顕微鏡（ＳＥＭ）等を用いた表面観察では特定することが難しい。従って、サブミクロン領域の電子素子評価装置を用いて高抵抗化や断線の可能性があるビアの抵抗評価を行い、異常ビアを特定する必要がある。

例えば、図９（ａ）に示すように、第１の接続用ビア１３２が高抵抗化もしくは断線１９１していることを明らかにするためには、第１の接続用ビア１３２により接続された第１の２層目配線１２１および１層目配線１１１にサブミクロン領域の電子素子評価装置の評価用探針１８１、１８２をそれぞれ接触させ、評価用探針１８１と評価用探針１８２との間に電圧を印加し、電気的特性を評価する必要がある。評価用探針１８１を第１の２層目配線１２１に直接接触させるためには、第１の２層目配線１２１を露出させなければならないが、これは第３層間絶縁膜１７３（図８（ｂ）参照）を除去することにより可能となる。しかし、第３層間絶縁膜１７３を除去しても、１層目配線１１１の上面には第２層間絶縁膜１７２があるため、評価用探針１８２を１層目配線１１１に直接接触させることができない。そこで、１層目配線１１１の上方に評価用の孔１９２を形成させ、１層目配線１１１を露出させることで、評価用探針１８２を１層目配線１１１に直接接触させる方法が用いられている。また、図９（ｂ）に示すように、孔１９２に金属を埋め込むことにより電極１９３を作製し、電極１９３を介して、評価用探針１８２と１層目配線１１１とを電気的に接続させる方法も用いられている。
特開２００１−２７４１６４号公報 特開平９−２６４３６号公報

このように、サブミクロン領域の電子素子評価装置を用いてビアの抵抗評価を行うためには、ビアに接続された上層配線および下層配線にそれぞれ探針を接触させる必要がある。しかし、下層配線上に層間絶縁膜が設けられているため、下層配線に探針を直接接触させる事ができない。そのため、層間絶縁膜に孔を形成し、ビアに接続された下層配線を露出させる工程や、形成した孔に金属を埋め込んで電極を作製する工程などが必要とされ、ビアの抵抗評価を行うために多大な労力を費やす必要があった。

そこで、本発明は、上記課題を考慮し、電子素子評価装置を用いて、ビアの抵抗評価や異常が発生したビアの特定を容易に行うことが可能な半導体装置を提供することを目的とする。

上記の課題を解決するために、本発明に係る第１の半導体装置は、基板と、前記基板上に形成された第１層間絶縁膜と、前記第１層間絶縁膜上に形成された１層目配線と、前記１層目配線および前記第１層間絶縁膜の上に形成された第２層間絶縁膜と、前記第２層間絶縁膜を貫通し、前記１層目配線に接続された接続用ビアと、前記第２層間絶縁膜上に形成され、前記接続用ビアに接続された２層目配線と、前記第２層間絶縁膜を貫通し、前記１層目配線に接続され、第１の評価用ビアと、前記２層目配線と同じ配線層内に形成され、前記第１の評価用ビアに接続され、第１の評価用配線と、前記２層目配線と前記第１の評価用配線および前記第２層間絶縁膜の上に形成された第３層間絶縁膜とを備えている。

この構成によれば、評価用配線と１層目配線は評価用ビアを介して電気的に接続されている。また、評価対象のビアに接続された上層配線（２層目配線）と同じ配線層内に、当該評価対象ビアと接続された評価用配線が設けられている。このため、サブミクロン領域の電子素子評価装置を用いてビアの抵抗評価をする際には、下層配線を露出させなくても、上層配線と評価用配線の間に評価用の信号を流すことで、ビアの抵抗評価や異常が発生したビアの特定を行うことが可能となっている。したがって、ビアの抵抗評価を行う際の手間を大幅に省くことができる。また、製造コストの低減を図ることができる。

さらに、上記の構成では、加工する際に発生するビアへのダメージを防ぐことができるため、異常が発生したビアの高感度な不良解析を実施することが可能となる。

また、前記第１の評価用ビアおよび前記第１の評価用配線との合計容量が、前記１層目配線、前記２層目配線および前記接続用ビアの合計容量の１０分の１以下であることが好ましい。これにより、評価用ビアおよび評価用配線が論理回路動作へ与える遅延などの影響を測定の不具合が生じない範囲に低減させることができる。

また、前記第２層配線と前記第１の評価用配線との配線間距離が１０μｍ以下であることが好ましい。電子素子評価装置を用いる場合、２本の評価用探針間の距離が小さい程プロービングの精度が向上する。本発明に係る半導体装置では、評価用探針を接触させる評価用配線間距離が１０μｍ以下であるため、評価用探針が精度よくプロービングが可能な範囲において解析することができる。

また、本発明に係る第１の半導体装置においては、前記第３層間絶縁膜を貫通し、前記第１の評価用配線に接続され、第２の評価用ビアと、前記第３層間絶縁膜上に形成され、前記第２の評価用ビアに接続され、第２の評価用配線と、前記第３層間絶縁膜を貫通し、前記２層目配線に接続され、第３の評価用ビアと、前記第２の評価用配線と同じ配線層内に設けられ、前記第３の評価用ビアに接続され、第３の評価用配線とをさらに備えていてもよい。また、本発明に係る第１の半導体装置は、前記第２の評価用配線、前記第３の評価用配線および前記第３層間絶縁膜の上に形成された第４層間絶縁膜をさらに備えていてもよい。

上記の構成によれば、第２の評価用配線と１層目配線とは、第１の評価用ビア、第１の評価用配線および第２の評価用ビアとを介して電気的に接続されている。また、第３の評価用配線と第１の２層目配線とは、第３の評価用ビアを介して電気的に接続されていることになる。したがって、サブミクロン領域の電子素子評価装置を用いてビアの抵抗評価をする際には、１層目配線および２層目配線とを露出させることなく、同じ配線層内に設けられた２つの評価用配線（ここでは、第２の評価用配線および第３の評価用配線）の間に評価用の信号を流すことで、ビアの評価を容易に行うことができる。

また、上述の効果に加えて、評価中に層間絶縁膜内の配線が評価用探針から受けるダメージや加工時に受けるダメージを防ぐことができる。その結果、論理回路動作に影響を与えることなく、異常が発生したビアの抵抗評価を実施することができる。

さらに、前記接続用ビアと前記第３の評価用ビアとは、平面的に見て重なり合っていないことが好ましい。この場合、サブミクロン領域の電子素子評価装置を用いてビアの抵抗評価をする際に、評価用探針を評価用配線に接触させる時に生じる基板方向への圧力が測定に及ぼす影響を小さく抑えることができる。その結果、評価中に異常が発生したビアの抵抗を変動させることなく、高精度な抵抗評価を行うことが可能となる。

また、本発明に係る第２の半導体装置は、基板と、前記基板上に形成された第１層間絶縁膜と、前記第１層間絶縁膜を貫通し、前記基板に接続された接続用コンタクトと、前記第１層間絶縁膜上に形成され、前記接続用コンタクトに接続された１層目配線と、前記１層目配線および前記第１層間絶縁膜の上に形成された第２層間絶縁膜と、前記第２層間絶縁膜を貫通し、前記１層目配線に接続された接続用ビアと、前記第２層間絶縁膜上に形成され、前記接続用ビアに接続された２層目配線と、前記２層目配線および前記第２層間絶縁膜上に形成された第３層間絶縁膜と、前記第３層間絶縁膜を貫通し、前記２層目配線に接続され、評価用ビアと、前記第３層間絶縁膜上に形成され、前記評価用ビアに接続され、評価用配線とを備えている。さらに、本発明に係る第２の半導体装置は、前記評価用配線および前記第３層間絶縁膜の上に形成された第４層絶縁膜を備えていてもよい。

上記の構成によれば、評価用配線と半導体基板とは、接続用コンタクト、１層目配線、接続用ビア、２層目配線および評価用ビアとを介して電気的に接続されている。この場合、基板の電位を接地電位にすると、評価用配線上から配線や基板上の拡散領域などを介して流れる電流が確認される。

したがって、評価用探針を評価用配線に接触させることにより、接続用コンタクト、１層目配線、接続用ビア、２層目配線のいずれかにおける接続不良を１本の評価用探針を用いて検出することができる。そのため、上層配線および下層配線を露出させなくても、ビアや配線の接続不良を検出することが可能となっている。したがって、ビアの抵抗評価を行う際の手間を大幅に省くことができる。これにより、製造コストの低減を図ることができる。また、加工する際に発生するビアへのダメージを防ぐことができるため、異常が発生したビアの高感度な不良解析を実施することが可能となる。

また、本発明に係る第２の半導体装置では、評価用配線を１本のみ設けることでビアの接続不良の検出が可能になっているため、評価用ビアおよび評価用配線の数を低減することができ、評価用ビアおよび評価用配線が回路設計レイアウトに与える影響を小さく抑えることができる。

また、本発明の係る第１および第２の半導体装置において、前記１層目配線の配線幅が前記２層目配線の配線幅よりも広いことが好ましい。このような場合、２層目配線と２層目配線よりも広い１層目配線とに接続される接続用ビアの不良発生頻度は高くなる。特に、配線として銅を用いた場合、幅の広い配線では、幅の狭い配線と比較して、グレイン（結晶粒）境界での微少なボイドが増加する。そのため、幅の広い配線では、回路動作時にボイドが集まって、不良を発生させる可能性が高くなる。その結果、幅の広い配線に接続された接続用ビアの不良発生頻度は高くなる。

したがって、本発明に係る第１および第２の半導体装置において、１層目配線の配線幅が２層目配線よりも広い場合、評価用ビアおよび評価用配線は、不良発生頻度の高いビアに接続されているため、効率良くビア不良を検出することができる。これにより、評価用ビアおよび評価用配線の数を低減しても効果的にビア不良の発生を検出することができるので、評価用ビアおよび評価用配線が回路設計レイアウトに与える影響を小さく抑えることができる。

また、本発明の係る第１および第２の半導体装置において、前記接続用ビアは、１つのみ配置され、且つ孤立して配置されていることが好ましい。一般的に、孤立ビアでは、不良発生頻度が他のビアに比べて高くなることが知られている。そのため、孤立ビアである接続用ビアに評価用ビアおよび評価用配線が接続されていることで、接続ビアにおける不良の発生を容易に検出することができ、ひいては半導体装置のビア不良を少ない本数の評価用配線を用いて効率良く検出することができるようになる。これにより、評価用ビアおよび評価用配線の数を低減することができ、評価用ビアおよび評価用配線が回路設計レイアウトに与える影響を小さく抑えることができる。

以上のように、本発明の半導体装置によれば、電子素子評価装置を用いて、下層配線を露出させることなく、多層配線構造におけるビアの抵抗評価や異常が発生したビアの特定を容易に行うことができる。さらに、加工する際に発生するビアへのダメージを防ぐことができるため、異常が発生したビアの高感度な不良解析を実施することが可能となる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図１（ａ）、（ｂ）を参照して説明する。

図１（ａ）、（ｂ）は、本実施形態に係る多層配線を有する半導体装置の構造を示す図である。図１（ａ）は、本実施形態に係る半導体装置を上方から見た場合の透視図であり、図１（ｂ）は、本実施形態の半導体装置の（ａ）に示すＩｂ-Ｉｂ線における断面図である。なお、多層配線の位置関係を明確にするために、半導体基板上に形成されたトランジスタやダイオード等の電子素子の記載は省略している。

本実施形態の半導体装置は、図１（ａ）、（ｂ）に示すように、トランジスタやダイオード等の電子素子が形成された半導体基板６０と、半導体基板６０上に設けられた第１層間絶縁膜７１と、第１層間絶縁膜７１上に設けられた１層目配線１１と、１層目配線１１および第１層間絶縁膜７１の上に設けられた第２層間絶縁膜７２と、第２層間絶縁膜７２上に設けられた第１の２層目配線２１および第２の２層目配線２２と、第２層間絶縁膜７２を貫通し、１層目配線１１と第１の２層目配線２１とを接続する第１の接続用ビア３２と、第２層間絶縁膜７２を貫通し、１層目配線１１と第２の２層目配線２２とを接続する第２の接続用ビア３３と、第１の２層目配線２１、第２の２層目配線２２および第２層間絶縁膜７２の上に設けられた第３層間絶縁膜７３と、第２層間絶縁膜７２を貫通し、１層目配線１１と接続され、論理回路動作に寄与しない評価用ビア４１と、評価用ビア４１の上に設けられ、論理回路動作に寄与しない評価用配線５１とを備えている。

また、第３層間絶縁膜７３の上面から第１の２層目配線２１および第２の２層目配線２２の上面までの距離は、第３層間絶縁膜７３の上面から評価用配線５１の上面までの距離とほぼ等しくなっている。これにより、一律に第３層間絶縁膜７３を除去するだけで、第１の２層目配線２１、第２の２層目配線２２、および評価用配線５１を同時に露出させることができる。

本実施形態の半導体装置の特徴は、評価対象のビアに電気的に接続された上層配線（ここでは、第１の２層目配線２１または第２の２層目配線２２）と同じ配線層内に、当該評価対象ビアと電気的に接続された評価用配線が設けられていることである。

以上のような構成の本実施形態の半導体装置では、評価用配線５１と１層目配線１１は評価用ビア４１を介して電気的に接続されていることになる。したがって、サブミクロン領域の電子素子評価装置を用いて第１の接続用ビア３２の抵抗評価をする際には、第３層間絶縁膜７３を除去し、第１の２層目配線２１と評価用配線５１とに評価用探針をそれぞれ接触させ、評価用探針から電気信号を加えることにより、第１の接続用ビア３２の抵抗を評価すればよい。また、第２の接続用ビア３３の抵抗評価をする際には、第２の２層目配線２２と評価用配線５１とに評価用探針をそれぞれ接触させて電気的特性を評価すればよい。

そのため、本実施形態の半導体装置においては、第３層間絶縁膜７３を除去後に下層配線を露出させなくても、ビアの抵抗評価や異常が発生したビアの特定を行うことが可能となっている。従来の半導体装置においては、下層配線を露出させるためにマスクを用いて選択的にエッチングを行う必要があったが、本実施形態の半導体装置では、このような工程が不要となっており、ビアの抵抗評価を行う際の手間を大幅に省くことができる。また、これにより、製造コストの低減を図ることができる。

さらに、本実施形態の半導体装置を用いれば、加工する際に発生するビアへのダメージを防ぐことができるため、異常が発生したビアの高感度な不良解析を実施することが可能となる。

なお、本実施形態の半導体装置において、評価用ビア４１および評価用配線５１の合計容量が、１層目配線１１、第１の２層目配線２１、第２の２層目配線２２、第１の接続用ビア３２、および第２の接続用ビア３３の合計容量に対して１０分の１以下となるように、評価用ビア４１および評価用配線５１が配置されているとより好ましい。これにより、評価用ビア４１および評価用配線５１が論理回路動作へ与える遅延などの影響を測定の不具合が生じない範囲に低減させることができる。

また、第３層間絶縁膜７３の上には３層目配線が形成されていてもよい。この場合、３層目配線に接続されたビアの抵抗評価をするために、評価対象のビアに接続された評価用配線を３層目配線と同じ配線層内に設けてもよい。これと同様にして、４層目以上の配線がある場合でも、評価用ビアおよび評価用配線を設けることでビアの抵抗評価や不良解析を容易に行うことができる。

なお、本実施形態の半導体装置においては、評価用配線および上層配線に接続され、半導体装置の表面に露出させた評価用端子を別途設けてもよい。これにより、評価用探針は評価用端子に接触させればよいため、層間絶縁膜を取り除いて評価用配線および上層配線を露出させることなく、ビアの抵抗評価を行うことが可能となる。

また、本発明の実施形態の半導体装置は、半導体基板上に設けられた電子素子の一部と１層目配線１１とを接続させたコンタクトをさらに備えていてもよい。例えば、電界効果トランジスタのソースとドレインに接続された２つのコンタクトが設けられ、各コンタクトに別々の１層目配線が接続される場合、評価用ビアと評価用配線とを設けることでコンタクトの良否確認を行うことができる。なお、本発明の実施形態の半導体装置においては、基板としてシリコンなどが用いられた半導体基板を例に挙げて説明したが、これに限定されるものではない。

（第２の実施形態）
図２（ａ）、（ｂ）は、本発明の第２の実施形態に係る多層配線を有する半導体装置の構造を示す図である。図２（ａ）は、本実施形態に係る半導体装置を上方から見た場合の透視図であり、図２（ｂ）は、本実施形態の半導体装置の（ａ）に示すIIｂ-IIｂ線における断面図である。なお、多層配線の位置関係を明確にするために、半導体基板上に形成されたトランジスタやダイオード等の電子素子の記載は省略している。

本実施形態の半導体装置は、図２（ａ）、（ｂ）に示すように、トランジスタやダイオード等の電子素子が形成された半導体基板６０と、半導体基板６０上に設けられた第１層間絶縁膜７１と、第１層間絶縁膜７１上に設けられた１層目配線１１と、１層目配線１１および第１層間絶縁膜７１の上に設けられた第２層間絶縁膜７２と、第２層間絶縁膜７２上に設けられた第１の２層目配線２１および第２の２層目配線２２と、第２層間絶縁膜７２を貫通し、１層目配線１１と第１の２層目配線２１とを接続する第１の接続用ビア３２と、第２層間絶縁膜７２を貫通し、１層目配線１１と第２の２層目配線２２とを接続する第２の接続用ビア３３と、第１の２層目配線２１、第２の２層目配線２２および第２層間絶縁膜７２の上に設けられた第３層間絶縁膜７３とを備えている。

また、本実施形態の半導体装置は、第２層間絶縁膜７２を貫通し、１層目配線１１と接続され、論理回路動作に寄与しない第１の評価用ビア４２と、第１の評価用ビア４２の上に設けられ、論理回路動作に寄与しない第１の評価用配線５２と、第３層間絶縁膜７３を貫通し、第１の評価用配線５２と接続され、論理回路動作に寄与しない第２の評価用ビア４３と、第２の評価用ビア４３の上に設けられ、論理回路動作に寄与しない第２の評価用配線５３と、第３層間絶縁膜７３を貫通し、第１の２層目配線２１と接続され、論理回路動作に寄与しない第３の評価用ビア４４と、第３の評価用ビア４４の上に設けられ、論理回路動作に寄与しない第３の評価用配線５４と、第２の評価用配線５３、第３の評価用配線５４および第３層間絶縁膜７３の上に設けられた第４層間絶縁膜７４とを備えている。

また、第４層間絶縁膜７４の上面から第２の評価用配線５３の上面までの距離は、第４層間絶縁膜７４の上面から第３の評価用配線５４の上面までの距離とほぼ等しくなっている。これにより、一律に第４層間絶縁膜７４を除去するだけで、第２の評価用配線５３および第３の評価用配線５４の両方を同時に露出させることができる。

本実施形態の半導体装置の特徴は、評価対象のビアに電気的に接続された上層配線（ここでは、第１の２層目配線２１）と、当該評価対象ビアと電気的に接続された評価用配線（ここでは、第１の評価用配線５２）との上に、それぞれ評価用ビアを介して、同じ配線層内に評価用配線（ここでは、第３の評価用配線５４および第２の評価用配線５３）が設けられていることである。

以上のような構成の本実施形態の半導体装置では、第２の評価用配線５３と１層目配線１１とは、第１の評価用ビア４２、第１の評価用配線５２および第２の評価用ビア４３とを介して電気的に接続されている。また、第３の評価用配線５４と第１の２層目配線２１とは、第３の評価用ビア４４を介して電気的に接続されていることになる。したがって、サブミクロン領域の電子素子評価装置を用いて第１の接続用ビア３２の抵抗評価をする際には、第４層間絶縁膜７４を除去し、第２の評価用配線５３と第３の評価用配線５４との２つの評価用配線に評価用探針をそれぞれ接触させて評価用探針から電気信号を加えることにより、第１の接続用ビア３２の抵抗を評価すればよい。

そのため、本実施形態の半導体装置においては、第４層間絶縁膜７４を除去後に上層配線および下層配線を露出させなくても、ビアの抵抗評価や異常が発生したビアの特定を行うことが可能となっている。したがって、本実施形態の半導体装置を用いれば、ビアの抵抗評価を行う際の手間を大幅に省くことができる。これにより、製造コストの低減を図ることができる。

さらに、本実施形態の半導体装置を用いれば、加工する際に発生するビアへのダメージを防ぐことができるため、異常が発生したビアの高感度な不良解析を実施することが可能となる。

また、本実施形態の半導体装置においては、サブミクロン領域の電子素子評価装置の２本の評価用探針は、論理回路動作に寄与する層間絶縁膜内の配線には直接接触させる必要はなく、評価用に別途設けられた２つの評価用配線の上面にそれぞれ接触させればよいため、評価中に層間絶縁膜内の配線が評価用探針から受けるダメージを防ぐことができる。その結果、論理回路動作に影響を与えることなく、異常が発生したビアの抵抗評価を実施することができる。

また、配線が３層以上にわたって設けられていてもよい。この場合、各配線に接続されてた評価用配線を最上層に配置すれば、評価対象ビアの不良解析を容易に行うことができる。

なお、本実施形態の半導体装置においては、評価用配線に接続され、半導体装置の表面に露出させた評価用端子を別途設けてもよい。これにより、評価用探針は評価用端子に接触させればよいため、層間絶縁膜を取り除いて評価用配線を露出させることなく、ビアの抵抗評価を行うことが可能となる。

（第３の実施形態）
図３（ａ）、（ｂ）は、本発明の第３の実施形態に係る多層配線を有する半導体装置の構造を示す図である。図３（ａ）は、本実施形態に係る半導体装置を上方から見た場合の透視図であり、図３（ｂ）は、本実施形態の半導体装置の（ａ）に示すIIIｂ-IIIｂ線における断面図である。なお、多層配線の位置関係を明確にするために、半導体基板上に形成されたトランジスタやダイオード等の電子素子の記載は省略している。

本実施形態の半導体装置は、図３（ａ）、（ｂ）に示すように、トランジスタやダイオード等の電子素子が形成された半導体基板６０と、半導体基板６０上に設けられた第１層間絶縁膜７１と、第１層間絶縁膜７１上に設けられた１層目配線１１と、第１層間絶縁膜７１を貫通し、半導体基板６０と１層目配線１１とを電気的に接続する接続用コンタクト３４と、１層目配線１１および第１層間絶縁膜７１の上に設けられた第２層間絶縁膜７２と、第２層間絶縁膜７２上に設けられた第１の２層目配線２１および第２の２層目配線２２と、第２層間絶縁膜７２を貫通し、１層目配線１１と第１の２層目配線２１とを接続する第１の接続用ビア３２と、第２層間絶縁膜７２を貫通し、１層目配線１１と第２の２層目配線２２とを接続する第２の接続用ビア３３と、第１の２層目配線２１、第２の２層目配線２２および第２層間絶縁膜７２の上に設けられた第３層間絶縁膜７３とを備えている。

また、本実施形態の半導体装置は、第３層間絶縁膜７３を貫通し、第１の２層目配線２１と接続され、論理回路動作に寄与しない評価用ビア４１と、評価用ビア４１の上に設けられ、論理回路動作に寄与しない評価用配線５１と、評価用配線５１および第３層間絶縁膜の上に設けられた第４層間絶縁膜７４とを備えている。

本実施形態の半導体装置の特徴は、半導体基板と電気的に接続された接続用コンタクトと、評価対象のビアと電気的に接続された上層配線（ここでは、第１の２層目配線２１）の上に、評価ビアを介して設けられた評価用配線とを備えていることにある。

以上のような構成の本実施形態の半導体装置では、評価用配線５１と半導体基板６０とは、接続用コンタクト３４、１層目配線１１、第１の接続用ビア３２、第１の２層目配線２１および評価用ビア４１とを介して電気的に接続されている。この場合、基板の電位を接地電位にすると、評価用配線上から配線や基板上の拡散領域などを介して流れる電流が確認される。

したがって、第４層間絶縁膜７４を除去し、評価用探針を評価用配線に接触させることにより、接続用コンタクト３４、１層目配線１１、第１の接続用ビア３２、第１の２層目配線２１のいずれかにおける接続不良を１本の評価用探針を用いて検出することができる。

そのため、本実施形態の半導体装置においては、第４層間絶縁膜７４を除去後に上層配線および下層配線を露出させなくても、ビアや配線の接続不良を検出することが可能となっている。したがって、ビアの抵抗評価を行う際の手間を大幅に省くことができる。これにより、製造コストの低減を図ることができる。

さらに、本実施形態の半導体装置を用いれば、加工する際に発生するビアへのダメージを防ぐことができるため、異常が発生したビアの高感度な不良解析を実施することが可能となる。

また、本実施形態の半導体装置では、評価用配線を１本のみ設けることでビアの接続不良の検出が可能になっているため、評価用ビアおよび評価用配線の数を低減することができ、評価用ビアおよび評価用配線が回路設計レイアウトに与える影響を小さく抑えることができる。

また、本実施形態の半導体装置において、評価用ビア４１および評価用配線５１の合計容量が、接続用コンタクト３４、１層目配線１１、第１の２層目配線２１、第２の２層目配線２２、第１の接続用ビア３２、および第２の接続用ビア３３の合計容量に対して１０分の１以下となるように、評価用ビア４１および評価用配線５１が配置されているとより好ましい。これにより、評価用ビア４１および評価用配線５１が論理回路動作へ与える遅延などの影響を測定の不具合が生じない範囲に低減させることができる。

なお、本実施形態の半導体装置においては、評価用配線に接続され、半導体装置の表面に露出させた評価用端子を別途設けてもよい。これにより、評価用探針は評価用端子に接触させればよいため、層間絶縁膜を取り除いて評価用配線を露出させることなく、ビアの抵抗評価を行うことが可能となる。

（第４の実施形態）
図４（ａ）、（ｂ）は、本発明の第４の実施形態に係る多層配線を有する半導体装置の構造を示す図である。図４（ａ）は、本実施形態に係る半導体装置を上方から見た場合の透視図であり、図４（ｂ）は、本実施形態の半導体装置の（ａ）に示すIVｂ-IVｂ線における断面図である。

本実施形態の半導体装置は、図４（ａ）、（ｂ）に示すように、１層目配線１１と、１層目配線１１の上層に設けられた２層目配線２３と、１層目配線１１と２層目配線２３とを接続する接続用ビア３１と、２層目配線２３上に設けられ、論理回路動作に寄与しない評価用ビア４１と、評価用ビア４１の上に設けられ、論理回路動作に寄与しない評価用配線５１とを備えている。なお、図４に示す本実施形態の半導体装置において、半導体基板や層間絶縁膜などは省略されているが、第１〜第３の実施形態で示した半導体装置と同様に形成されている。

本実施形態の半導体装置の特徴は、接続用ビア３１の中心と評価用ビア４１の中心との平面上の距離（ビア間距離６１）が、大きい方のビアの直径以上となっていることである。ここで、図４（ａ）、（ｂ）に示す例では、接続用ビア３１と評価用ビア４１の直径は互いに等しくなっている。

以上のような構成の本実施形態の半導体装置では、平面的に見て接続用ビア３１と評価用ビア４１とが重なっている領域が存在しない。このため、サブミクロン領域の電子素子評価装置を用いてビアの抵抗評価をする際に、評価用探針を評価用配線５１に接触させる時に生じる基板方向への圧力が測定に及ぼす影響を小さく抑えることができる。その結果、評価中に異常が発生したビアの抵抗を変動させることなく、高精度な抵抗評価を行うことが可能となる。

また、本実施形態の半導体装置においても、第１〜３の実施形態で述べた効果と同様に、上層配線および下層配線を露出させなくても、ビアの抵抗評価を行うことが可能であるため、評価の際の手間を大幅に省くことができ、製造コストの低減を図ることができる。さらに、異常が発生したビアの高精度かつ高感度な不良解析を実施することが可能となる。

（第５の実施形態）
図５（ａ）、（ｂ）は、本発明の第５の実施形態に係る多層配線を有する半導体装置の構造を示す図である。図５（ａ）は、本実施形態に係る半導体装置を上方から見た場合の透視図であり、図５（ｂ）は、本実施形態の半導体装置の（ａ）に示すＶｂ-Ｖｂ線における断面図である。

本実施形態の半導体装置は、図５（ａ）、（ｂ）に示すように、１層目配線１１と、１層目配線１１の上層に設けられた２層目配線２３と、１層目配線１１と２層目配線２３とを接続する接続用ビア３１と、１層目配線１１上に設けられ、論理回路動作に寄与しない第１の評価用ビア４２と、第１の評価用ビア４２に接続され、２層目配線２３と同じ配線層内に設けられた第１の評価用配線５２と、第１の評価用配線５２の上に設けられ、論理回路動作に寄与しない第２の評価用ビア４３と、第２の評価用ビア４３の上に設けられ、論理回路動作に寄与しない第２の評価用配線５３と、２層目配線２３と接続され、論理回路動作に寄与しない第３の評価用ビア４４と、第３の評価用ビア４４に接続され、第２の評価用配線５３と同じ配線層内に設けられた第３の評価用配線５４とを備えている。なお、図５に示す本実施形態の半導体装置において、半導体基板や層間絶縁膜などの記載は省略されているが、第１〜第３の実施形態で示した半導体装置と同様に形成されている。

本実施形態の半導体装置の特徴は、１層目配線１１と２層目配線２３とを接続する接続用ビア３１が単独で形成されたレイアウトにおいて、評価用ビアおよび評価用配線が設けられていることにある。

一般的に、孤立ビアでは、不良発生頻度が他のビアに比べて高くなることが知られている。そのため、孤立ビアである接続用ビア３１に評価用ビアおよび評価用配線が接続されていることで、接続用ビア３１における不良の発生を容易に検出することができ、ひいては半導体装置のビア不良を少ない本数の評価用配線を用いて効率良く検出することができるようになる。これにより、評価用ビアおよび評価用配線の数を低減することができ、評価用ビアおよび評価用配線が回路設計レイアウトに与える影響を小さく抑えることができる。

また、本実施形態の半導体装置においても、第１〜３の実施形態で述べた効果と同様に、上層配線および下層配線を露出させなくても、ビアの抵抗評価を行うことが可能であるため、評価の際の手間を大幅に省くことができ、製造コストの低減を図ることができる。さらに、異常が発生したビアの高感度な不良解析を実施することが可能となる。

（第６の実施形態）
図６（ａ）、（ｂ）は、本発明の第６の実施形態に係る多層配線を有する半導体装置の構造を示す図である。図６（ａ）は、本実施形態に係る半導体装置を上方から見た場合の透視図であり、図６（ｂ）は、本実施形態の半導体装置の（ａ）に示すVIｂ-VIｂ線における断面図である。

本実施形態の半導体装置は、図６（ａ）、（ｂ）に示すように、１層目配線１１と、１層目配線１１の上層に設けられた２層目配線２３と、１層目配線１１と２層目配線２３とを接続する接続用ビア３１とを備えている。ここで、本実施形態の半導体装置は、１層目配線１１の幅が２層目配線２３幅よりも広くなっている以外は、第５の実施形態で示した半導体装置と同じ構造となっている。なお、図６に示す本実施形態の半導体装置において、半導体基板や層間絶縁膜などの記載は省略されているが、第１〜第３の実施形態で示した半導体装置と同様に形成されている。

本実施形態の半導体装置の特徴は、１層目配線１１の幅が２層目配線２３の幅よりも広い場合のレイアウトにおいて、評価用ビアおよび評価用配線が設けられていることにある。

以上のような構成の本実施形態の半導体装置では、２層目配線２３と、２層目配線２３よりも広い１層目配線１１とに接続される接続用ビア３１の不良発生頻度は高くなる。特に、配線として銅を用いた場合、幅の広い配線では、幅の狭い配線と比較して、グレイン（結晶粒）境界での微少なボイドが増加する。そのため、幅の広い配線では、回路動作時にボイドが集まって、不良を発生させる可能性が高くなる。その結果、幅の広い配線に接続された接続用ビアの不良発生頻度は高くなる。

したがって、本実施形態の半導体装置において、評価用ビアおよび評価用配線は、不良発生頻度の高いビアに接続されているため、効率良くビア不良を検出することができる。これにより、評価用ビアおよび評価用配線の数を低減しても効果的にビア不良の発生を検出することができるので、評価用ビアおよび評価用配線が回路設計レイアウトに与える影響を小さく抑えることができる。

なお、接続用ビア３１が不良発生頻度の高い孤立ビアであればより好ましい。この場合、接続用ビア３１の不良発生頻度は孤立ビアでない場合と比較してより高くなるため、さらに効率良くビア不良を検出することができるようになる。

また、本実施形態の半導体装置においても、第１〜３の実施形態で述べた効果と同様に、上層配線および下層配線を露出させなくても、ビアの抵抗評価を行うことが可能であるため、評価の際の手間を大幅に省くことができ、製造コストの低減を図ることができる。さらに、異常が発生したビアの高感度な不良解析を実施することが可能となる。

（第７の実施形態）
図７（ａ）、（ｂ）は、本発明の第７の実施形態に係る多層配線を有する半導体装置の構造を示す図である。図７（ａ）は、本実施形態に係る半導体装置を上方から見た場合の透視図であり、図７（ｂ）は、本実施形態の半導体装置の（ａ）に示すVIIｂ-VIIｂ線における断面図である。

本実施形態の半導体装置は、図７（ａ）、（ｂ）に示すように、第５の実施形態に係る半導体装置と基本的には同じ構造となっている。ここで、第２の評価用配線５３と第３の評価用配線５４との距離を配線間距離６２とする。なお、図７に示す本実施形態の半導体装置において、半導体基板や層間絶縁膜などの記載は省略されているが、第１〜第３の実施形態で示した半導体装置と同様に形成されている。

本実施形態の半導体装置の特徴は、第２の評価用配線５３と第３の評価用配線５４との距離（配線間距離６２）が１０μｍ以下となるように、第２の評価用配線５３および第３の評価用配線５４が配置されていることである。

電子素子評価装置を用いる場合、２本の評価用探針間の距離が小さい程プロービングの精度が向上する。本実施形態の半導体装置では、評価用探針を接触させる評価用配線間距離が１０μｍ以下であるため、サブミクロン領域の電子素子評価装置を用いてビアの抵抗評価を行う際には、評価用探針が精度よくプロービングが可能な範囲において解析することができる。なお、配線間距離６２が１０μｍよりも大きいと、１回のスキャンでは評価対象のビアの位置を特定することが難しく、評価用探針が容易にプロービングできない可能性がある。

したがって、本実施形態の半導体装置では、評価用配線に評価用探針を容易に接触させることができ、短時間で高精度にビアの電気的特性を評価することが可能となる。

なお、本実施形態の半導体装置では、評価用探針を接触させる配線が評価用配線同士である場合について説明したが、第１の実施形態に係る半導体装置のように、評価用探針を接触させる配線が評価用配線と上層配線とである場合においても、評価用配線と上層配線との配線間距離が１０μｍ以下となるように、それぞれの配線が配置されていればより好ましい。

また、本実施形態の半導体装置では、評価用ビアおよび評価用配線が不良頻度の高いレイアウトから優先的に配置されていると、少ない評価用ビアおよび評価用配線で効率良くビア不良を検出することができるため好ましい。具体的には、幅の広い配線上に設けられたビア、配線長が長い配線上に設けられたビア、および異なる配線にそれぞれ接続され、所定の個数以上設けられたビアに対して、評価用ビアおよび評価用配線が優先して配置される。また、下層配線上に設けられたビアより上層配線上に設けられたビアに対して、評価用ビアおよび評価用配線が優先的に配置される。これは、上層配線上に設けられたビアの評価を行うことで、上層配線上に設けられたビアの評価だけでなく、下層配線上に設けられたビアの評価も間接的に行うことができるからである。

なお、本実施形態の半導体装置においても、第１〜３の実施形態で述べた効果と同様に、上層配線および下層配線を露出させなくても、ビアの抵抗評価を行うことが可能であるため、評価の際の手間を大幅に省くことができ、製造コストの低減を図ることができる。さらに、異常が発生したビアの高感度な不良解析を実施することが可能となる。

以上説明したように、本発明の半導体装置は、多層配線を有する集積回路等の半導体装置において不良解析を行うために有用である。

（ａ）、（ｂ）は、本発明の第１の実施形態に係る多層配線を有する半導体装置を示す上面図および断面図である。 （ａ）、（ｂ）は、本発明の第２の実施形態に係る多層配線を有する半導体装置を示す上面図および断面図である。 （ａ）、（ｂ）は、本発明の第３の実施形態に係る多層配線を有する半導体装置を示す上面図および断面図である。 （ａ）、（ｂ）は、本発明の第４の実施形態に係る多層配線を有する半導体装置を示す上面図および断面図である。 （ａ）、（ｂ）は、本発明の第５の実施形態に係る多層配線を有する半導体装置を示す上面図および断面図である。 （ａ）、（ｂ）は、本発明の第６の実施形態に係る多層配線を有する半導体装置を示す上面図および断面図である。 （ａ）、（ｂ）は、本発明の第７の実施形態に係る多層配線を有する半導体装置を示す上面図および断面図である。 （ａ）、（ｂ）は、従来の多層配線を有する半導体装置を示す上面図および断面図である。 （ａ）、（ｂ）は、従来の多層配線を有する半導体装置において、不良解析の方法を示す断面図である。

符号の説明

１１、１１１ １層目配線
２１、１２１ 第１の２層目配線
２２、１２２ 第２の２層目配線
２３ ２層目配線
３１ 接続用ビア
３２、１３２ 第１の接続用ビア
３３、１３３ 第２の接続用ビア
３４ 接続用コンタクト
４１ 評価用ビア
４２ 第１の評価用ビア
４３ 第２の評価用ビア
４４ 第３の評価用ビア
５１ 評価用配線
５２ 第１の評価用配線
５３ 第２の評価用配線
５４ 第３の評価用配線
６０、１６０ 半導体基板
６１ ビア間距離
６２ 配線間距離
７１、１７１ 第１層間絶縁膜
７２、１７２ 第２層間絶縁膜
７３、１７３ 第３層間絶縁膜
７４、１７４ 第４層間絶縁膜
１８１、１８２ 評価用探針
１９１ 高抵抗化・断線
１９２ 孔
１９３ 電極

Claims (14)

1. 基板と、
   前記基板上に形成された第１層間絶縁膜と、
   前記第１層間絶縁膜上に形成された１層目配線と、
   前記１層目配線および前記第１層間絶縁膜の上に形成された第２層間絶縁膜と、
   前記第２層間絶縁膜を貫通し、前記１層目配線に接続された接続用ビアと、
   前記第２層間絶縁膜上に形成され、前記接続用ビアに接続された２層目配線と、
   前記第２層間絶縁膜を貫通し、前記１層目配線に接続された第１の評価用ビアと、
   前記２層目配線と同じ配線層内に形成され、前記第１の評価用ビアに接続された第１の評価用配線と、
   前記２層目配線、前記第１の評価用配線および前記第２層間絶縁膜の上に形成された第３層間絶縁膜とを備えていることを特徴とする半導体装置。
2. 前記第１の評価用ビアと前記第１の評価用配線との合計容量が、前記１層目配線、前記２層目配線および前記接続用ビアの合計容量の１０分の１以下であることを特徴とする請求項１に記載の半導体装置。
3. 前記第２層配線と前記第１の評価用配線との配線間距離が１０μｍ以下であることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第３層間絶縁膜を貫通し、前記第１の評価用配線に接続された第２の評価用ビアと、
   前記第３層間絶縁膜上に形成され、前記第２の評価用ビアに接続された第２の評価用配線と、
   前記第３層間絶縁膜を貫通し、前記２層目配線に接続された第３の評価用ビアと、
   前記第２の評価用配線と同じ配線層内に設けられ、前記第３の評価用ビアに接続された第３の評価用配線とをさらに備えていることを特徴とする請求項１に記載の半導体装置。
5. 前記第２の評価用配線と前記第３の評価用配線および第３層間絶縁膜の上に形成された第４層間絶縁膜をさらに備えていることを特徴とする請求項４に記載の半導体装置。
6. 前記第１の評価用ビア、前記第２の評価用ビア、前記第３の評価用ビア、前記第１の評価用配線、前記第２の評価用配線および前記第３の評価用配線の合計容量が、前記１層目配線、前記２層目配線および前記接続用ビアの合計容量の１０分の１以下であることを特徴とする請求項４または５に記載の半導体装置。
7. 前記第２の評価用配線と前記第３の評価用配線との配線間距離が１０μｍ以下であることを特徴とする請求項４〜６のうちいずれか１項に記載の半導体装置。
8. 前記接続用ビアと前記第３の評価用ビアとは、平面的に見て重なり合っていないことを特徴とする請求項４〜７のうちいずれか１項に記載の半導体装置。
9. 基板と、
   前記基板上に形成された第１層間絶縁膜と、
   前記第１層間絶縁膜を貫通し、前記基板に接続された接続用コンタクトと、
   前記第１層間絶縁膜上に形成され、前記接続用コンタクトに接続された１層目配線と、
   前記１層目配線および前記第１層間絶縁膜の上に形成された第２層間絶縁膜と、
   前記第２層間絶縁膜を貫通し、前記１層目配線に接続された接続用ビアと、
   前記第２層間絶縁膜上に形成され、前記接続用ビアに接続された２層目配線と、
   前記２層目配線および前記第２層間絶縁膜の上に形成された第３層間絶縁膜と、
   前記第３層間絶縁膜を貫通し、前記２層目配線に接続された評価用ビアと、
   前記第３層間絶縁膜上に形成され、前記評価用ビアに接続された評価用配線とを備えていることを特徴とする半導体装置。
10. 前記評価用配線および前記第３層間絶縁膜の上に形成された第４層絶縁膜をさらに備えていることを特徴とする請求項９に記載の半導体装置。
11. 前記評価用ビアと前記評価用配線との合計容量が、前記１層目配線、前記２層目配線、前記接続用ビアおよび前記接続用コンタクトの合計容量の１０分の１以下であることを特徴とする請求項９または１０に記載の半導体装置。
12. 前記接続用ビアと前記評価用ビアとは、平面的に見て重なり合っていないことを特徴とする請求項９〜１１のうちいずれか１項に記載の半導体装置。
13. 前記１層目配線の配線幅が前記２層目配線の配線幅よりも広いことを特徴とする請求項１〜１２のうちいずれか１項に記載の半導体装置。
14. 前記接続用ビアは、１つのみ設けられ、且つ孤立して配置されていることを特徴とする請求項１〜１３のうちいずれか１項に記載の半導体装置。

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