JP3484365B2 - 半導体装置用パッケージ、この半導体装置用パッケージのテスト時に使用するプローブカード、および、このプローブカードを用いたパッケージのテスト方法 - Google Patents

半導体装置用パッケージ、この半導体装置用パッケージのテスト時に使用するプローブカード、および、このプローブカードを用いたパッケージのテスト方法

Info

Publication number
JP3484365B2
JP3484365B2 JP01044099A JP1044099A JP3484365B2 JP 3484365 B2 JP3484365 B2 JP 3484365B2 JP 01044099 A JP01044099 A JP 01044099A JP 1044099 A JP1044099 A JP 1044099A JP 3484365 B2 JP3484365 B2 JP 3484365B2
Authority
JP
Japan
Prior art keywords
input
semiconductor chips
liquid crystal
terminals
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP01044099A
Other languages
English (en)
Other versions
JP2000208717A (ja
Inventor
滋樹 玉井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP01044099A priority Critical patent/JP3484365B2/ja
Priority to TW089100725A priority patent/TW445617B/zh
Priority to US09/484,454 priority patent/US6344754B1/en
Priority to KR10-2000-0002360A priority patent/KR100390747B1/ko
Publication of JP2000208717A publication Critical patent/JP2000208717A/ja
Application granted granted Critical
Publication of JP3484365B2 publication Critical patent/JP3484365B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、表示パネル駆動
用の集積回路等が形成された半導体チップを搭載した半
導体装置用パッケージ、この半導体装置用パッケージの
テスト時に使用するプローブカード、および、このプロ
ーブカードを用いたパッケージのテスト方法に関する。
【０００２】
【従来の技術】従来より、液晶表示装置における液晶ド
ライバチップの搭載方法としては、液晶パネルの下ガラ
ス基板上に直接搭載するＣОＧ(チップ・オン・グラス)
実装方式と、ＴＣＰ(テープ・キャリア・パッケージ)実
装方式が知られている。後者のＴＣＰ実装方式では、上
記液晶ドライバチップが搭載されているテープ状のＴＣ
Ｐを用い、液晶パネルの下ガラス基板上に設けられた電
極と上記ＴＣＰ上の導体パターンとをＡＣＦ(異方製導
電膜)を介して熱圧着することによって、上記液晶ドラ
イバチップを液晶パネルの周辺に搭載するようにしてい
る。
【０００３】ところで、上記ＴＣＰは、図１０に示すよ
うに構成されている。図１０において、テープ状の基材
１上に、複数の液晶ドライバ２,２,…が一方向を向いて
一列に所定の間隔で搭載されている。個々の液晶ドライ
バ２は、液晶ドライバチップ３,入力リード４,出力リー
ド５,入力テスト端子６および出力テスト端子７によっ
て構成されている。そして、破線８によって示すＴＣＰ
打抜きサイズによって打抜かれて、最終的な液晶ドライ
バ２の形態となる。
【０００４】上記基材１に配置される液晶ドライバチッ
プ３の位置は、基材１の両側部に所定間隔で形成された
スプロケットホール９,１０の中心と液晶ドライバチッ
プ３の中心との長手方向の座標が一致する位置に配置さ
れる(図中、最右側の液晶ドライバチップ３を参照)。し
たがって、液晶ドライバチップ３は、スプロケットホー
ル９(１０)のピッチの整数倍毎に一つの割合で配置され
ることとなる。例えば、入力テスト端子６の先端から出
力テスト端子７の後端までの長さが６.０mmの液晶ドラ
イバ２を配置する場合には、スプロケットホール９(１
０)のピッチはＪＩＳ規格で４.７５mmに定められている
ため、少なくともスプロケットホール９(１０)の２ピッ
チに一つの液晶ドライバ２が配置されることになる。
【０００５】次に、上記出力テスト端子７について説明
する。図１０においては、出力テスト端子７の配列を簡
略して一列に記載しているが、実際の配列は、図１１に
示すように、４個ずつの基材１の長手方向に向かって４
段に配列している。この出力テスト端子７の複数段配列
は、液晶ドライバチップ３の出力端子数と、プローバの
針ピッチで決定される出力テスト端子７の最小許容サイ
ズと、ＴＣＰ幅から決定される。
【０００６】一方において、ここ数年、液晶モジュール
のコスト低減を図るべく、液晶ドライバ２の出力数を増
加させて、液晶表示装置１台当たりの液晶ドライバ２の
使用個数を少なくする方法が検討されている。この方法
においては、上述したような出力テスト端子７の複数段
配列は必須条件となり、出力数によっては４段から６段
更にはそれ以上の複数段の配列が行われている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来のＴＣＰの構成においては以下のような問題がある。
すなわち、上記ＴＣＰの構成においては、出力テスト端
子７を複数段に配列しているために、入力テスト端子６
の最先端から出力テスト端子７の最後端までの長さが長
くなり、基材１の長さが長くなる。そして、この基材１
の長さは、液晶ドライバチップ３の配列ピッチが、４.
７５mmに定められているスプロケットホール９(１０)の
ピッチの整数倍でなければならないことと相俟って更に
拡大されるために、基材１が有効に活用されないことな
る。その結果、一個の液晶ドライバ２当たりのコストが
上がってしまうという問題がある。
【０００８】そこで、この発明の目的は、基材の有効活
用とテスト時間の短縮とを図ってコストを低減できる半
導体装置用パッケージ、この半導体装置用パッケージの
テスト時に使用するプローブカード、および、このプロ
ーブカードを用いたパッケージのテスト方法を提供する
ことにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、電源および信号が入力され
る入力端子を有する半導体チップにおいて、上記入力端
子を、当該半導体チップの両端から見て同数番目の入力
端子には同電位の電源あるいは同電位の信号が供給され
るように配置した半導体チップが搭載された半導体装置
用パッケージであって、隣接する２つの半導体チップ
を、何れか一方の向きが他方の向きに対して１８０度回
転しているように配置したことを特徴としている。
【００１０】上記構成によれば、半導体チップの入力端
子列に入力する信号の順番を逆にしても構わない。さら
に、２つの半導体チップを互いの入力端子を対向させて
配置した場合、同電位の電源あるいは同電位の信号が供
給される入力端子同士が互いに対向することになる。し
たがって、その場合には、上記互いに対向している入力
端子に同一電源を供給しても電源ショートは起きない。
【００１１】そこで、隣接する２つの半導体チップを互
いに逆向きに配置することによって、上記隣接する２つ
の半導体チップにおける互いに対向した入力端子に同一
電源や信号を入力することが可能になり、両半導体チッ
プに対する入力テスト端子を共通化することによって１
つの半導体チップ当たりの配列ピッチを小さくすること
が可能になる。
【００１２】また、請求項２に係る発明は、請求項１に
係る発明の半導体装置用パッケージにおいて、隣接する
２つの半導体チップにおける互いに対向し且つ同電位の
電源あるいは同電位の信号が供給される入力端子同士を
入力リードによって接続する一方、隣接する２つの半導
体チップにおける互いに対向している出力端子同士を出
力リードによって接続したことを特徴としている。
【００１３】上記構成によれば、隣接する２つの半導体
チップにおける入力端子間および出力端子間を狭くで
き、１つの半導体チップ当たりの配列ピッチが小さくな
る。
【００１４】また、請求項３に係る発明は、請求項２に
係る発明の半導体装置用パッケージにおいて、上記入力
リードに,隣接する２つの半導体チップに共通の入力テ
スト端子を介設する一方、上記出力リードに,隣接する
２つの半導体チップに共通の出力テスト端子を介設した
ことを特徴としている。
【００１５】上記構成によれば、隣接する２つの半導体
チップの何れか一方の入力テスト端子、および、隣接す
る２つの半導体チップの何れか一方の出力テスト端子が
削減されて、入力端子間および出力端子間が狭くなる。
こうして、１つの半導体チップ当たりの配列ピッチが小
さくなる。
【００１６】また、請求項４に係る発明は、電源および
信号が入力される入力端子を有する半導体チップにおい
て、上記入力端子を、当該半導体チップの両端から見て
同数番目の入力端子対のうち一部の入力端子対には、同
電位の電源あるいは同電位の信号が供給されるように配
置した半導体チップが搭載された半導体装置用パッケー
ジであって、隣接する２つの半導体チップを何れか一方
の向きが他方の向きに対して１８０度回転しているよう
に配置すると共に、上記隣接する２つの半導体チップに
おける同電位の電源あるいは同電位の信号が供給される
入力端子同士を互いに対向させたことを特徴としてい
る。
【００１７】上記構成によれば、半導体チップの両端か
ら見て同数番目の入力端子対のうち同電位の電源または
同電位の信号が供給される一対の入力端子に供給される
信号を逆にしても構わない。さらに、２つの半導体チッ
プを互の入力端子を対向させて配置した場合に、同電位
の電源または同電位の信号が供給される入力端子同士が
互いに対向することになる。したがって、上記互いに対
向している入力端子に同一電源を供給しても電源ショー
トは起きない。
【００１８】そこで、隣接する２つの半導体チップを互
いに逆向きに配置することによって、上記隣接する２つ
の半導体チップにおける互いに対向して且つ同電位の電
源または同電位の信号が供給される入力端子に、同一電
源や信号を入力することが可能になる。
【００１９】また、請求項５に係る発明は、請求項４に
係る発明の半導体装置用パッケージにおいて、上記入力
端子側が対向している２つの半導体チップは一組として
機能し、隣接する２つの半導体チップにおける互いに対
向している出力端子同士を出力リードによって接続した
ことを特徴としている。
【００２０】上記構成によれば、隣接する２つの半導体
チップにおける出力端子間を狭くでき、１つの半導体チ
ップ当たりの配列ピッチが小さくなる。
【００２１】また、請求項６に係る発明は、請求項５に
係る発明の半導体装置用パッケージにおいて、一組とし
て機能する２つの半導体チップにおける互いに対向して
いる入力端子同士のうち、上記同電位の電源あるいは同
電位の信号が供給される入力端子対を構成する少なくと
も一つの入力端子に係る入力端子同士を、接続リードに
よって接続したことを特徴とする半導体装置用パッケー
ジ。
【００２２】上記構成によれば、一組として機能する２
つの半導体チップにおける互いに対向している入力端子
同士のうち接続リードによって接続されている入力端子
対を共通にできる。
【００２３】また、請求項７に係る発明は、請求項５あ
るいは請求項６に係る発明の半導体装置用パッケージに
おいて、上記出力リードに,上記隣接する２つの半導体
チップに共通の出力テスト端子を介設する一方、上記各
半導体チップの入力端子には入力テスト端子を接続する
と共に、上記接続リードは互いに対向する入力テスト端
子間に配設されていることを特徴としている。
【００２４】上記構成によれば、隣接する２つの半導体
チップの何れか一方の出力テスト端子が削除されて、出
力端子間が狭くなる。こうして、１つの半導体チップ当
たりの配列ピッチが小さくなる。
【００２５】また、請求項８に係る発明は、請求項１乃
至請求項７の何れか一つに係る発明の半導体装置用パッ
ケージであって、上記半導体チップがテープ状の基材上
に搭載されたＴＣＰであることを特徴としている。
【００２６】上記構成によれば、テープ状の基材上に搭
載された２つの半導体チップにおける互いに対向してい
る入力端子間あるいは出力端子間が狭くなって、半導体
チップの配列ピッチが小さくなる。こうして、上記基材
の有効利用が図られ、コストダウンが図られる。
【００２７】また、請求項９に係る発明は、請求項１乃
至請求項７の何れか一つに係る発明の半導体装置用パッ
ケージであって、上記半導体チップが矩形の基材上に搭
載されたＣＯＦ(チップ・オン・フィルム)実装用フレキ
シブル基板であることを特徴としている。
【００２８】上記構成によれば、矩形の基材上に搭載さ
れた二つの半導体チップにおける互いに対向している入
力端子間あるいは出力端子間が狭くなって、半導体チッ
プの配列ピッチが小さくなる。こうして、上記基材の有
効利用が図られ、コストダウンが図られる。
【００２９】また、請求項１０に係る発明は、請求項３
に係る発明の半導体装置用パッケージのテスト時に使用
されるプローブカードであって、隣接する２つの半導体
チップに共通の入力テスト端子と当該隣接する２つの半
導体チップ夫々の出力テスト端子とに,同時に接続可能
に配置された針を備えて、上記隣接する２つの半導体チ
ップを１回のプロービングでテストできることを特徴と
するプローブカード。
【００３０】上記構成によれば、プローブカードによっ
てプロービングされる入力テスト端子は、隣接する２つ
の半導体チップに共通の入力テスト端子である。そし
て、上記隣接する２つの半導体チップの入力端子は、夫
々の半導体チップの両端から見て同数番目の入力端子に
は同電位の電源あるいは同電位の信号が供給されるよう
に配置されている。したがって、当該プローブカードに
よって隣接する２つの半導体チップに共通の入力テスト
端子に信号および電源を供給して各半導体チップ夫々の
出力テスト端子の出力を検出することによって、上記隣
接する２つの半導体チップが１回のプロービングで支障
なくテストされる。
【００３１】また、請求項１１に係る発明は、請求項３
に係る発明の半導体装置用パッケージのテスト時に使用
されるプローブカードであって、隣接する２つの半導体
チップに共通の出力テスト端子と,当該隣接する２つの
半導体チップ夫々の入力テスト端子とに,同時に接続可
能に配置された針を備えて、上記隣接する２つの半導体
チップを１回のプロービングでテストできることを特徴
としている。
【００３２】上記構成によれば、プローブカードによっ
てプロービングされる出力テスト端子は隣接する２つの
半導体チップに共通の出力テスト端子である。したがっ
て、上記隣接する２つの半導体チップ夫々の入力テスト
端子に独立して信号および電源を供給して両半導体チッ
プに共通の出力テスト端子からの出力を順次検出するこ
とによって、上記隣接する２つの半導体チップが１回の
プロービングでテストされる。
【００３３】また、請求項１２に係る発明は、請求項７
に係る発明の半導体装置用パッケージのテスト時に使用
されるプローブカードであって、上記一組として機能す
る２つの半導体チップ夫々の入力テスト端子と,当該２
つの半導体チップ夫々の出力テスト端子とに,同時に接
続可能に配置された針を備えて、上記一組として機能す
る２つの半導体チップを１回のプロービングでテストで
きることを特徴としている。
【００３４】上記構成によれば、一組として機能する２
つの半導体チップの入力端子が、夫々の半導体チップの
両端から見て同数番目の入力端子には同電位の電源ある
いは同電位の信号が供給されるように配置されている場
合には、次の様にテストが行われる。すなわち、上記２
つの半導体チップ夫々の入力テスト端子に同じ信号およ
び電源が同時に供給され、両半導体チップ夫々の出力テ
スト端子の出力が同時に検出される。こうして、上記一
組として機能する２つの半導体チップが１回のプロービ
ングでテストされる。
【００３５】さらに、一組として機能する２つの半導体
チップ夫々の一部の入力端子が、個々の半導体チップの
両端から見て同数番目の入力端子には同電位の電源ある
いは同電位の信号が供給されるように配置されている場
合には、次の様にテストが行われる。すなわち、上記２
つの半導体チップの何れか一方の入力テスト端子に信号
および電源が供給され、当該半導体チップの出力テスト
端子の出力が検出される。次に、他方の半導体チップの
入力テスト端子に信号および電源が供給され、当該半導
体チップの出力テスト端子の出力が検出される。こうし
て、上記一組として機能する２つの半導体チップが１回
のプロービングでテストされる。
【００３６】また、請求項１３に係る発明は、請求項７
に係る発明の半導体装置用パッケージのテスト時に使用
されるプローブカードであって、隣接する２つの半導体
チップに共通の出力テスト端子と,当該隣接する２つの
半導体チップ夫々の入力テスト端子とに,同時に接続可
能に配置された針を備えて、上記隣接する２つの半導体
チップを１回のプロービングでテストできることを特徴
としている。
【００３７】上記構成によれば、プローブカードによっ
てプロービングされる出力テスト端子は隣接する２つの
半導体チップに共通の出力テスト端子である。したがっ
て、上記隣接する２つの半導体チップ夫々の入力テスト
端子に独立して信号および電源を供給して両半導体チッ
プに共通の出力テスト端子からの出力を順次検出するこ
とによって、上記隣接する２つの半導体チップが１回の
プロービングでテストされる。
【００３８】また、請求項１４に係る発明は、請求項１
０乃至請求項１３の何れか一つに係る発明のプローブカ
ードを用いたパッケージのテスト方法であって、隣接す
る２つの半導体チップを１回のプロービングでテストす
る場合に、上記隣接する２つの半導体チップの入力テス
ト端子あるいは出力端子の少なくとも一方に対する信号
入力順番あるいは信号検出順番を、当該隣接する２つの
半導体チップの一方と他方とで逆転させることを特徴と
している。
【００３９】上記構成によれば、隣接する２つの半導体
チップの一方における入力テスト端子あるいは出力端子
に対する信号入力順番あるいは信号検出順番が、他方の
半導体チップにおける入力テスト端子あるいは出力端子
に対する上記順番と逆転される。そのため、隣接する２
つの半導体チップ夫々の入力テスト端子あるいは出力端
子にプロービングしたままで、当該隣接する２つの半導
体チップに対する信号入力あるいは信号検出が独立して
行われる。すなわち、１回のプロービングで、上記隣接
する２つの半導体チップに対するテストが独立して行わ
れる。
【００４０】
【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。 ＜第１実施の形態＞ 図１は、第１実施の形態における半導体装置用パッケー
ジとしてのＴＣＰの平面図である。ＴＣＰ１１は、テー
プ状の基材１２に複数の液晶ドライバ１３,…が搭載さ
れて構成されている。個々の液晶ドライバ１３は、図１
０に示す従来のＴＣＰと同様に、液晶ドライバチップ１
４,入力リード１５,出力リード１６,入力テスト端子１
７および出力テスト端子１８によって構成されている。
そして、破線１９によって示すＴＣＰ打抜きサイズによ
って打抜かれて、最終的な液晶ドライバ１３の形態とな
る。
【００４１】本実施の形態におけるＴＣＰ１１において
は、互い隣接する二つの液晶ドライバ１３,１３の液晶
ドライバチップ１４,１４は、入力リード１５側あるい
は出力リード１６側を向かい合わせて配置されており、
隣接する液晶ドライバ１３の入力テスト端子１７あるい
は出力テスト端子１８を共通としている。尚、基材１２
上に配置される液晶ドライバチップ１４は、図１０に示
す従来のＴＣＰの場合と同様に、基材１２の両側部に所
定間隔で形成されたスプロケットホール２０,２１の中
心と液晶ドライバチップ１４の中心との長手方向の座標
が一致する位置に配置される(図中、最右側の液晶ドラ
イバチップ１４を参照)。
【００４２】次に、上記出力テスト端子１８および入力
テスト端子１７について説明する。図１においては、出
力テスト端子１８の配列を簡略して一列に記載している
が、実際には、図２に示すように、４個ずつの基材１２
の長手方向に向かって４段に配列されている。但し、本
実施の形態においては、液晶ドライバチップ１４aの出
力端子１は、出力リード１６a1を介して出力テスト端子
１８a1(ＯN)に接続されており、さらに出力リード１６b
1を介して液晶ドライバチップ１４bの出力端子Ｎに接続
されている。同様に、液晶ドライバチップ１４aの出力
端子２は、出力リード１６a2を介して出力テスト端子１
８a2(ＯN‐1)に接続されており、更に出力リード１６b2
を介して液晶ドライバチップ１４bの出力端子(N-1)に接
続されている。以下同様にして、液晶ドライバチップ１
４aの出力端子Ｎは、出力テスト端子１８a3(Ｏ1)を介し
て液晶ドライバチップ１４bの出力端子１に接続されて
いる。
【００４３】一方、上記液晶ドライバチップ１４bの入
力端子１は、入力リード１５bを介し入力テスト端子１
７b1(Ｉ1)に接続されており、さらに入力リード１５cを
介して液晶ドライバチップ１４cの入力端子ｎに接続さ
れている。以下同様にして、液晶ドライバチップ１４b
の入力端子ｎは、入力テスト端子１７b2(Ｉn)を介し
て、液晶ドライバチップ１４cの入力端子１に接続され
ている。
【００４４】この様に、本実施の形態においては、隣接
する液晶ドライバチップ１４aと液晶ドライバチップ１
４bとの互いに対向する出力端子同士を出力テスト端子
１８aを介して接続している。一方、隣接する液晶ドラ
イバチップ１４bと液晶ドライバチップ１４cとの互いに
対向する入力端子同士を入力テスト端子１７bを介して
接続している。こうすることによって、基材１２上にお
ける液晶ドライバチップ１４の搭載ピッチを減少するこ
とができ、基材１２に配置する液晶ドライバチップ１４
の数の増加を図ることができる。したがって、基材１２
の有効利用を図って１個の液晶ドライバ１３当たりのコ
ストダウンを図ることができるのである。
【００４５】図３は、上記液晶ドライバチップ１４の端
子配置である。本実施の形態においては、液晶ドライバ
チップ１４の上記入力端子側および出力端子側を向かい
合わせて配置して接続する関係上、上記接続される端子
同士による電源ショート等が生じてはならない。したが
って、図３において、入力端子１と入力端子ｎ、入力端
子２と入力端子(ｎ−１)、入力端子３と入力端子(ｎ−
２)…と言うように、液晶ドライバチップ１４の両端か
ら見て同数番目の入力端子には同電位の電源あるいは同
電位の信号が入力されるように配置する必要がある。
【００４６】一般に、上記液晶ドライバチップ１４の入
力端子のうち、電源関係について言えば、例えばＧＮＤ
は入力端子１と入力端子ｎとに入力され、更に液晶ドラ
イバチップ１４の内部においても内部配線によって接続
されている。また、他の電源Ｖccは入力端子２と入力端
子(ｎ−１)に入力され、更に内部での配線によって接続
されている。このように、液晶に印加される電源を含む
電源端子に関しては、液晶ドライバチップ１４の入力端
子の電位には、入力端子１＝入力端子ｎ、入力端子２＝
入力端子(ｎ−１)…のごとく、その配置に対称性があ
る。つまり、自ずと、液晶ドライバチップ１４の両端か
ら見て同数番目の入力端子は同電位の電源入力になるよ
うに各入力端子は配置されているのである。
【００４７】したがって、図２において、例えば上記液
晶ドライバチップ１４bの入力端子１,ｎと液晶ドライバ
チップ１４cの入力端子ｎ,１との両入力端子同士を接続
して、同一電源を供給しても正常な印加となる。そこ
で、本実施の形態では、互いに対向している上記液晶ド
ライバチップ１４bの入力端子１,ｎと液晶ドライバチッ
プ１４cの入力端子ｎ,１とを、入力テスト端子１７b
1(Ｉ1),１７b2(Ｉn)を介して接続して、基材１２の節約
を図るのである。
【００４８】以上、上記電源端子について説明したが、
電源関係以外の信号の入力端子についても上述の電源端
子と同様に対称に配置されている入力端子が在れば、そ
の入力端子とこの入力端子対向する入力端子とも入力テ
スト端子１７を介して接続されるのである。こうするこ
とによって、テスト時において、液晶ドライバ１４bと
液晶ドライバ１４cとには、共通の入力テスト端子１７b
から夫々適切な制御信号を同時に入力することが可能で
あり、両液晶ドライバチップ１４b,１４c夫々の出力テ
スト端子１８,１８からの両出力１〜両出力Ｎを同時に
測定することによって、両液晶ドライバチップ１４b,１
４cを同時にテストすることが可能になるのである。
【００４９】図４は、ＴＣＰテスト用プローブカードの
針位置を示す。上記液晶ドライバチップ１４b,１４cの
テスト時には、図４における黒色で示す入力テスト端子
１７bと黒色で示す出力テスト端子１８a,１８cとに、プ
ローブカードの針が当てられる。こうして、液晶ドライ
バチップ１４bと液晶ドライバチップ１４cとの入力テス
ト端子１７bに同時に入力信号を印加することによっ
て、液晶ドライバチップ１４bと液晶ドライバチップ１
４cとの出力を同時に観測することが可能になるのであ
る。
【００５０】上述のように、一度プローブカードの針を
当てると２個の液晶ドライバチップ１４,１４を同時に
テストすることができる。したがって、１個の液晶ドラ
イバチップ１４のテスト当たり、上記プローブカードの
上げ下げの時間や、次にテストされる液晶ドライバチッ
プ１４までの移動並びに位置合わせ等の時間が短縮でき
ることは勿論のこと、テストそのものの時間も短縮でき
るのである。したがって、本実施の形態によれば、ＴＣ
Ｐ１１に搭載された液晶ドライバチップ１４のテスト時
間を短縮してコスト低減を図ることができるのである。
尚、一度プローブカードの針を当てる毎に、１個の液晶
ドライバチップ１４の出力を測定しても構わない。
【００５１】尚、この場合におけるプローブカードの針
数は、液晶ドライバチップ１４の出力端子数の２倍と入
力端子数との合計となり、プローブカードの価格が高く
なることが予測される。しかしながら、２つの液晶ドラ
イバチップ１４,１４を同時にテストできるので、テス
ト時間の短縮によるコスト低減を図ることが可能なので
ある。
【００５２】ここで、上記液晶ドライバチップ１４bと
液晶ドライバチップ１４cとを同時にテストするに際し
て、液晶ドライバチップ１４aおよび液晶ドライバチッ
プ１４dには、プローブカードの針を介して電源が供給
されていない。そのため、両液晶ドライバチップ１４a,
１４dの出力端子１〜出力端子Ｎはハイインピーダンス
になっている。したがって、テストすべき液晶ドライバ
チップ１４b,１４cの出力端子１〜出力端子Ｎの出力テ
ストに支障はないのである。尚、プローブカードおよび
針等は、既知の技術を使用して構成できるため、ここで
は説明を省略する。
【００５３】図５は、図４とは異なるＴＣＰテスト用プ
ローブカードの針位置の説明図である。液晶ドライバチ
ップ１４c,１４dのテスト時には、図５における黒色で
示す入力テスト端子１７b,１７dと、黒色で示す出力テ
スト端子１８cとに、プローブカードの針が当てられ
る。この場合には、液晶ドライバチップ１４cの入力テ
スト端子１７bと液晶ドライバチップ１４dの入力テスト
端子１７dとに独立した入力信号を印加し、両液晶ドラ
イバチップ１４c,１４dの共通の出力テスト端子１８cに
よって個々に出力を観測することが可能となる。この場
合におけるプローブカードの針数は、図４に示す場合と
異なって、液晶ドライバチップ１４の出力端子数と入力
端子数の２倍との合計となる。この場合、一般的に、液
晶ドライバチップ１４の入力端子数は出力端子数よりも
少ない。したがって、図５におけるプローブカードの針
数は図４における針数よりも少なくて済む。したがっ
て、プローブカードの価格を、従来のプローブカードよ
りも若干高くなる程度に抑えることができるのである。
【００５４】尚、上記液晶ドライバチップ１４cをテス
トする際には液晶ドライバチップ１４dの出力をハイイ
ンピーダンス状態にする一方、液晶ドライバチップ１４
dをテストする際には液晶ドライバチップ１４cの出力を
ハイインピーダンス状態にする必要があり、液晶ドライ
バチップ１４cをテストする際には、入力テスト端子１
７bに所定の電圧を加えると共に入力テスト端子１７dは
オープンとする。また、液晶ドライバチップ１４dをテ
ストする際は、入力テスト端子１７dに所定の電圧を加
えると共に入力テスト端子１７bはオープンとする。ま
た、図５に示すＴＣＰテスト用プローブカードの針位置
の場合には、液晶ドライバチップ１４の出力段(図２参
照)にスイッチ等を挿入する方法がある。
【００５５】例えば、上記液晶ドライバチップ１４の全
ての出力端子(出力端子１〜出力端子Ｎ)の直後にアナロ
グスイッチを設置する。そして、液晶ドライバチップ１
４cをテストする場合は、液晶ドライバチップ１４cの各
出力端子に設置したアナログスイッチをオンする一方、
液晶ドライバチップ１４dの各出力端子に設置したアナ
ログスイッチをオフしてハイインビーダンス状態にする
ことによって、当該テストが可能になるのである。尚、
上記アナログスイッチのオン・オフの操作は該当する入
力端子からの信号によって設定すればよく、例えば、上
記該当する入力端子への入力信号のレベルが“Ｌ”
(“Ｈ”)の場合には各出力端子１〜Ｎのアナログスイッ
チを全てオフ(オン)させるような回路構成にすればよ
い。上記アナログスイッチは、ＭＯＳ(金属酸化膜半導
体)によるスイッチやトランスミッションゲート等の既
知の技術で実現可能である。
【００５６】以上のようなアナログスイッチを用いれ
ば、図５における黒色で示された入力テスト端子１７b,
１７dと黒色で示された出力テスト端子１８cとにプロー
ブカードの針を当てた状態で、まず、液晶ドライバチッ
プ１４cの入力端子１〜入力端子ｎに所定の信号および
電源を供給して液晶ドライバチップ１４cの出力１〜Ｎ
を出力テスト端子１８cで測定(この場合、液晶ドライバ
チップ１４dの出力端子１〜出力端子Ｎはハイインビー
ダンス状態)する。そうした後、上記アナログスイッチ
を切り換えて、液晶ドライバチップ１４dの出力１〜Ｎ
を上述と同様にして測定(この場合は、液晶ドライバチ
ップ１４cの出力端子１〜出力端子Ｎがハイインビーダ
ンス状態)することによってテストが可能になる。但
し、本例の場合には、上記テスト時における出力端子と
プローブカードの針との対応は、液晶ドライバチップ１
４cと液晶ドライバチップ１４dとでは逆転している。
【００５７】図４あるいは図５に示すように、上記入力
テスト端子１７および出力テスト端子１８にプローブカ
ードの針を当ててテストを行い、液晶ドライバチップ１
４の良否判定を行った後には、図中の破線１９によって
示すＴＣＰ打抜きサイズによって打抜かれて個別のＴＣ
Ｐが作成される。尚、上記説明においては、ＴＣＰ１１
や液晶ドライバチップ１４を保護するためのソルダーレ
ジストや液晶ドライバ１３を封止する樹脂、および、液
晶ドライバ１３の基材１２への搭載方法についての説明
は、既知の技術であるため省略している。
【００５８】上述のように、本実施の形態においては、
上記ＴＣＰ１１上の互い隣接する二つの液晶ドライバチ
ップ１４,１４を、入力リード１５側あるいは出力リー
ド１６側を向かい合わせて配置し、隣接する液晶ドライ
バチップ１４,１４の入力テスト端子１７あるいは出力
テスト端子１８を共通にしている。こうすることによっ
て、基材１２上における液晶ドライバチップ１４の搭載
ピッチを減少することができ、基材１２に配置する液晶
ドライバチップ１４の数の増加を図ることができるので
ある。特に、出力テスト端子１８が図２に示すように複
数段に配置されている場合には、上述の効果は顕著であ
る。
【００５９】例えば、図１０に示す従来のＴＣＰの場合
には、入力テスト端子６の先端から出力テスト端子７の
後端までの長さが６.０mmの液晶ドライバ２は、スプロ
ケットホール９(１０)の２ピッチに一つが配置され、液
晶ドライバ一個当たりの基材１の長さは９.５mm(＝４.
７５mm×２)である。これに対して、第１実施の形態の
場合には、液晶ドライバ２個当たり液晶ドライバ１個分
の入力テスト端子１７および出力テスト端子１８を省略
でき、液晶ドライバ１３はスプロケットホール２０(２
１)の２ピッチに二個配置することが可能となる。その
場合には、液晶ドライバ１個当たりの基材１の長さは
４.７５mmである。したがって、基材１２の有効利用を
図ってコストダウンを図ることができる。
【００６０】その場合、通常、上記液晶ドライバチップ
１４の両端から見て同数番目の入力端子は、同電位の電
源および同電位の信号が入力されるように配置されてい
る。したがって、互いに対向している液晶ドライバチッ
プ１４bの入力端子１〜ｎと液晶ドライバチップ１４cの
入力端子ｎ〜１とのうち同じ電位の電源や同じ信号が入
力される入力端子を、入力テスト端子１７b1(Ｉ1)〜１
７b2(Ｉn)を介して接続することが可能になり、基材１
２の節約を図ることができる。また、こうすることによ
って、液晶ドライバ１４b,１４cの共通の入力テスト端
子１７bに入力信号を印加し、両液晶ドライバチップ１
４b,１４cの各出力テスト端子１８a,１８cからの出力を
同時に測定して、あるいは、液晶ドライバ１４c,１４d
の各入力テスト端子１７b,１７dに入力信号を独立に印
加し、両液晶ドライバチップ１４c,１４dの共通の出力
テスト端子１８cからの出力を交互に測定して、両液晶
ドライバチップ１４b,１４cをテストできる。こうし
て、液晶ドライバチップ１４のテスト時間を短縮してテ
スト時のコストダウンを図ることができるのである。
【００６１】＜第２実施の形態＞ 本実施の形態は、２つの液晶ドライバチップで１構成を
成すような液晶ドライバが搭載されたＴＣＰに関する。
【００６２】図６は、本実施の形態におけるＴＣＰの平
面図である。ＴＣＰ３１における基材３２,液晶ドライ
バチップ３４,入力リード３５,出力リード３６,出力テ
スト端子３９およびスプロケットホール４１・４２は、
図１に示すＴＣＰ１１における基材１２,液晶ドライバ
チップ１４,入力リード１５,出力リード１６,出力テス
ト端子１８およびスプロケットホール２０・２１と同様
の構成を有して、同様に機能する。
【００６３】本実施の形態における液晶ドライバチップ
は、入力リード３５側を対向させて隣接して配置されて
いる２つの液晶ドライバチップ３４,３４を一組として
機能する。そのために、本実施の形態においては、一つ
置きの液晶ドライバチップ３４(図６においては左から
２番目と４番目の液晶ドライバチップ３４)を、その中
心とスプロケットホール４１,４２の中心との長手方向
の座標が一致する位置に配置するのである。この場合に
は、液晶ドライバ３４はスプロケットホール４１(４２)
の３ピッチに二つを配置することが可能となり、液晶ド
ライバ１個当たりの基材１の長さは７.１２５mm(＝４.
７５mm×３/２)となる。したがって、図１０に示す従来
のＴＣＰの場合に比して基材３２全長を短くして、コス
トダウンを図ることができるのである。
【００６４】また、第１実施の形態における隣接する２
つの液晶ドライバチップ１４,１４は一つの入力テスト
端子１７を共有しているが、本実施の形態においては、
一組として機能する２つの液晶ドライバチップ３４は、
夫々独立に入力テスト端子３７,３８を有している。そ
して、各入力テスト端子３７,３８は図７に示すように
構成されている。
【００６５】すなわち、上記液晶ドライバチップ３４b
の入力端子１は、入力リード３５bを介して入力テスト
端子３７b1(Ｉ1)に接続されており、さらに、接続リー
ド４５を介して液晶ドライバチップ３４cの入力テスト
端子３８c1(Ｉn)に接続されており、さらに、入力リー
ド３５cを介して液晶ドライバチップ３４cの入力端子ｎ
にも接続されている。また、液晶ドライバチップ３４b
の入力端子ｎは、入力テスト端子３７b2(Ｉn),接続リー
ド４６および入力テスト端子３８c2(Ｉ1)を介して、液
晶ドライバチップ３４cの入力端子１にも接続されてい
る。さらに、液晶ドライバチップ３４bの入力端子２,
(ｎ−１)と液晶ドライバチップ３４cの入力端子(ｎ−
１),２との間も同様に接続されている。また、液晶ドラ
イバチップ３４bの入力端子３〜(ｎ−２)は入力テスト
端子３７bに接続されている。同様に、液晶ドライバチ
ップ３４cの入力端子(ｎ−２)〜３は入力テスト端子３
８cに接続されている。
【００６６】この場合にも、電源関係について言えば、
例えばＧＮＤは入力端子１と入力端子ｎとに入力され、
更に液晶ドライバチップ１４の内部においても内部配線
によって接続されている。また、他の電源Ｖccは入力端
子２と入力端子(ｎ−１)に入力され、更に内部での配線
によって接続されている。このように、液晶に印加され
る電源を含む電源端子に関しては、液晶ドライバチップ
３４の入力端子の電位には、入力端子１＝入力端子ｎ、
入力端子２＝入力端子(ｎ−１)…のごとく、その配置に
対称性がある。したがって、図７において、例えば、液
晶ドライバチップ３４bの入力端子１,２,(ｎ−１),ｎと
液晶ドライバチップ３４cの入力端子ｎ,(ｎ−１),２,１
との両入力端子同士を接続して同一電源を供給しても電
源ショート等は生ずることがなく、正常な印加となる。
【００６７】図８は、ＴＣＰテスト用プローブカードの
針位置を示す。以下、図８にしたがって、本実施の形態
における上記一組として機能する液晶ドライバチップ３
４b,３４cのテストについて説明する。本実施の形態に
おける液晶ドライバチップ３４b,３４cのテストは、電
源関係以外の信号の入力端子の配置関係に応じて、以下
の如く異なってくる。
【００６８】先ず、上記電源関係以外の信号の入力端子
の配置に、電源関係の入力端子と同様に対称性がある場
合について述べる。この場合には、各液晶ドライバチッ
プ３４の両端から見て同番目の入力端子には同電位の電
源あるいは同電位の信号が入力される。したがって、こ
の場合には、互いに対向した入力テスト端子３７b,３８
cに同じ信号を入力しても問題はない。そこで、液晶ド
ライバチップ３４bと液晶ドライバチップ３４cとをテス
トする場合には、黒色で示す各入力テスト端子３７b,３
８cにプローブカードの針を当てて所定の同じ入力を印
加する一方、黒色で示す各出力テスト端子３９a,３９c
にプローブカードの針を当てて各々の出力１〜Ｎを交互
に測定することによって、一組として機能する両液晶ド
ライバチップ３４b,３４cの良否を判定できるのであ
る。
【００６９】次に、上記電源関係以外の信号の入力端子
の配置に上記対称性がなく、内部配線もない場合につい
て述べる。この場合は、電源以外の入力信号に関して
は、例えば液晶ドライバチップ３４bをテストするため
に、上述と同様に、黒色で示す各入力テスト端子３７b,
３８cにプローブカードの針を当てて所定の同じ入力を
印加した場合には、隣接する液晶ドライバチップ３４c
には適正な入力信号が印加されないことになる。ところ
が、その場合、上記テストは入力信号が適正か否かを判
定するだけであるので、液晶ドライバチップ３４cが破
壊されることはないのである。上記一組として機能する
液晶ドライバチップ３４b,３４cに対する実際のテスト
は次のように行う。
【００７０】まず、上記液晶ドライバチップ３４bの入
力テスト端子３７b(３８c)に所定の入力信号を印加し
て、液晶ドライバチップ３４bの出力テスト端子３９aで
出力１〜Ｎを測定する。こうして、液晶ドライバチップ
３４bのテストが終了した後、入力信号を逆転して液晶
ドライバチップ３４cに適正な信号を入力する。すなわ
ち、液晶ドライバチップ３４bの入力端子１に印加した
入力信号を、正反対側に位置する液晶ドライバチップ３
４cの入力端子１に印加するのである。そして、液晶ド
ライバチップ３４cの出力テスト端子３９cで出力１〜Ｎ
を測定する。この場合、電源関係は上述のように対称配
置になっているので、上述のごとく入力信号を逆転して
も問題はない。
【００７１】このように、入力端子の配置に上記対称性
がない場合には、上記両液晶ドライバチップ３４b,３４
cの同時テストはできない。しかしながら、一度プロー
ブカードの針を当てると２個の液晶ドライバチップ３
４,３４を順次テストできるので、１個の液晶ドライバ
チップ３４のテスト当たり、上記プローブカードの上げ
下げの時間や、次にテストされる液晶ドライバチップ３
４までの移動並びに位置合わせ等の時間が短縮できると
共に、テスト時間も短縮でき、テスト時のコスト低減を
図ることができるのである。
【００７２】尚、図８に示すＴＣＰテスト用プローブカ
ードの針位置の場合におけるプローブカードの針数は、
液晶ドライバチップ３４の全出力端子数と全入力端子数
との合計の２倍となり、プローブカードの価格が高くな
ることが予測される。しかしながら、２つの液晶ドライ
バチップ３４,３４を同時にテストできるので、テスト
時間の短縮によるコスト低減を図ることが可能なのであ
る。また、本ＴＣＰ３１の構成によれば、液晶ドライバ
チップ３４bの入力端子ｎと液晶ドライバチップ３４cの
入力端子１、および、液晶ドライバチップ３４bの入力
端子１と液晶ドライバチップ３４cの入力端子ｎは、接
続リード４５,４６を介して接続されている。したがっ
て、接続された両入力端子の何れか一方へのプロービン
グは省略可能である。
【００７３】図９は、図８とは異なるＴＣＰテスト用プ
ローブカードの針位置の説明図である。液晶ドライバチ
ップ３４c,３４dのテスト時には、図９における黒色で
示す入力テスト端子３８c,３７dと、黒色で示す出力テ
スト端子３９cとに、プローブカードの針が当てられ
る。この場合には、液晶ドライバチップ３４cの入力テ
スト端子３８cと液晶ドライバチップ３４dの入力テスト
端子３７dとに独立して入力信号を印加し、両液晶ドラ
イバチップ３４c,３４dの共通の出力テスト端子３９cに
よって個々に出力を観測することが可能となる。この場
合におけるプローブカードの針数は、図８に示す場合と
異なって、図５に示す場合と同様に、液晶ドライバチッ
プ３４の出力端子数と入力端子数の２倍との合計とな
る。一般に、液晶ドライバチップ３４の入力端子数は出
力端子数よりも少ない。したがって、プローブカードの
価格を、従来のプローブカードよりも若干高くなる程度
に抑えることができるのである。
【００７４】尚、上記液晶ドライバチップ３４cをテス
トする際には液晶ドライバチップ３４dの出力をハイイ
ンピーダンス状態にする一方、液晶ドライバチップ３４
dをテストする際には液晶ドライバチップ３４cの出力を
ハイインピーダンス状態にする必要があり、液晶ドライ
バチップ３４cをテストする際には、入力テスト端子３
８cに所定の電圧を加えると共に入力テスト端子３７dは
オープンとする。また、液晶ドライバチップ３４dをテ
ストする際は、入力テスト端子３７dに所定の電圧を加
えると共に入力テスト端子３８cはオープンとする。ま
た、図９に示すＴＣＰテスト用プローブカードの針位置
の場合には、第１実施の形態における図５に示すＴＣＰ
テスト用プローブカードの針位置の場合と同様に、液晶
ドライバチップ３４の出力段(図７参照)にスイッチ等を
挿入する方法がある。
【００７５】尚、上記各実施の形態においては、半導体
装置用パッケージの一例として上記ＴＣＰの場合につい
て説明したが、ＣＯＦ実装方式にも適用可能である。こ
の場合、ＣＯＦ実装方式で用いるフレキシブル基板の場
合には、このフレキシブル基板がテープ状ではなく正方
形または長方形である。したがって、この場合は、上記
ＴＣＰの場合からスプロケットホールと液晶ドライバチ
ップとの位置関係に関する構成のみを削除し、その他は
同様の構成となる。そのため、上記ＣＯＦ実装用のフレ
キシブル基板の場合にも、基材の有効利用を図り、液晶
ドライバチップのテスト時間の短縮を図り、コストダウ
ンを図ることは可能である。
【００７６】
【発明の効果】以上より明らかなように、請求項１に係
る発明の半導体装置用パッケージは、両端から見て同数
番目の入力端子には同電位の電源あるいは同電位の信号
が供給されるように、上記入力端子を配置した半導体チ
ップを搭載しているので、上記入力端子列に入力する信
号の順番を逆にしても構わない。さらに、２つの半導体
チップを互いの入力端子を対向させて配置した場合に、
互いに対向する入力端子同士に同一電源を供給しても電
源ショートが起きないようにできる。
【００７７】そして、隣接する２つの半導体チップの何
れか一方を、その向きが他方の向きに対して１８０度回
転しているように配置しているので、上記隣接する２つ
の半導体チップにおける互いに対向している入力端子に
同一電源や信号を入力することができる。したがって、
両半導体チップの入力テスト端子を共通化して１つの半
導体チップ当たりの配列ピッチを小さくすることが可能
になる。
【００７８】また、請求項２に係る発明の半導体装置用
パッケージは、隣接する２つの半導体チップにおける互
いに対向し且つ同電位の電源あるいは同電位の信号が供
給される入力端子同士を入力リードによって接続する一
方、隣接する２つの半導体チップにおける互いに対向し
ている出力端子同士を出力リードによって接続したの
で、上記隣接する２つの半導体チップにおける入力端子
間および出力端子間を狭くして、１つの半導体チップ当
たりの配列ピッチを小さくできる。
【００７９】また、請求項３に係る発明の半導体装置用
パッケージは、上記入力リードに、隣接する２つの半導
体チップに共通する入力テスト端子を介設する一方、上
記出力リードに、隣接する２つの半導体チップに共通す
る出力テスト端子を介設したので、隣接する２つの半導
体チップの何れか一方における入力テスト端子、およ
び、隣接する２つの半導体チップの何れか一方における
出力テスト端子を削除して、両半導体チップの入力端子
間および出力端子間を狭くできる。したがって、１つの
半導体チップ当たりの配列ピッチを小さくしてコストダ
ウンを図ることができる。
【００８０】また、請求項４に係る発明の半導体装置用
パッケージは、両端から見て同数番目の入力端子対のう
ち一部の入力端子対には同電位の電源または同電位の信
号が供給されるように、上記入力端子を配置した半導体
チップを搭載しているので、同電位の電源または同電位
の信号が供給される入力端子対に供給される信号を逆に
しても構わない。さらに、２つの半導体チップを互いの
入力端子を対向させて配置した場合に、互いに対向する
入力端子同士に同一電源を供給しても電源ショートが起
きないようにできる。
【００８１】そして、隣接する２つの半導体チップの何
れか一方を、その向きが他方の向きに対して１８０度回
転しているように配置すると共に、上記隣接する２つの
半導体チップにおける同電位の電源あるいは同電位の信
号が供給される入力端子同士を、互いに対向させたの
で、上記隣接する２つの半導体チップにおける互いに対
向して且つ同電位の電源または同電位の信号が供給され
る入力端子に、同一電源や信号を入力することができ
る。
【００８２】また、請求項５に係る発明の半導体装置用
パッケージは、上記入力端子が対向している２つの半導
体チップは一組として機能すると共に、隣接する２つの
半導体チップにおける互いに対向している出力端子同士
を出力リードによって接続したので、隣接する２つの半
導体チップにおける出力端子間を狭くして、１つの半導
体チップ当たりの配列ピッチを小さくできる。
【００８３】また、請求項６に係る発明の半導体装置用
パッケージは、一組として機能する２つの半導体チップ
における互いに対向している入力端子同士のうち、上記
同電位の電源あるいは同電位の信号が供給される入力端
子対を構成する少なくとも一つの入力端子に係る入力端
子同士を接続リードによって接続したので、上記接続リ
ードによって接続されている入力端子対を共通にでき
る。
【００８４】また、請求項７に係る発明の半導体装置用
パッケージは、上記出力リードに上記隣接する２つの半
導体チップに共通の出力テスト端子を介設する一方、上
記各半導体チップの入力端子には入力テスト端子を接続
したので、隣接する２つの半導体チップの何れか一方に
おける出力テスト端子を削除して、両半導体チップの出
力端子間を狭くできる。したがって、１つの半導体チッ
プ当たりの配列ピッチを小さくしてコストダウンを図る
ことができる。
【００８５】また、請求項８に係る発明の半導体装置用
パッケージは、上記半導体チップがテープ状の基材上に
搭載されたＴＣＰであるので、上記テープ状の基材上に
搭載された２つの半導体チップにおける互いに対向して
いる入力端子間または出力端子間を狭くして、半導体チ
ップの配列ピッチを小さくできる。したがって、上記基
材の有効利用を図って、コストを低減できる。その場合
に、上記半導体チップを上記基材のスプロケットホール
と位置を合わせを行って配置する場合には、上記効果が
さらに顕著になる。
【００８６】また、請求項９に係る発明の半導体装置用
パッケージは、上記半導体チップが矩形の基材上に搭載
されたＣＯＦ実装用フレキシブル基板であるので、矩形
の基材上に搭載された二つの半導体チップにおける互い
に対向している入力端子間あるいは出力端子間を狭くし
て、半導体チップの配列ピッチを小さくでき。したがっ
て、上記基材の有効利用を図って、コストを低減でき
る。
【００８７】また、請求項１０に係る発明のプローブカ
ードは、請求項３に係る発明の半導体装置用パッケージ
のテスト時に使用され、隣接する２つの半導体チップに
共通の入力テスト端子と、当該隣接する２つの半導体チ
ップ夫々の出力テスト端子とに同時に接続するように針
が配置されているので、上記共通の入力テスト端子に信
号および電源を供給して各半導体チップ夫々の出力テス
ト端子の出力を検出することによって、上記隣接する２
つの半導体チップを１回のプロービングでテストでき
る。したがって、本プローブカードの上げ下げの時間や
移動時間並びに位置合わせ時間を含むテスト時間を短縮
して、半導体チップのテスト時におけるコスト低減を図
ることができる。その場合に、上記両半導体チップの入
力端子は、夫々の半導体チップの両端から見て同数番目
の入力端子には同電位の電源あるいは同電位の信号が供
給されるように配置されているので、１回のプロービン
グによる上記隣接する２つの半導体チップに対するテス
トを支障なく行うことができるのである。
【００８８】また、請求項１１に係る発明のプローブカ
ードは、請求項３に係る発明の半導体装置用パッケージ
のテスト時に使用され、隣接する２つの半導体チップに
共通の出力テスト端子と、当該隣接する２つの半導体チ
ップ夫々の入力テスト端子とに、同時に接続するように
針が配置されているので、上記隣接する２つの半導体チ
ップ夫々の入力テスト端子に独立して信号および電源を
供給して両半導体チップに共通の出力テスト端子からの
出力を順次検出することによって、上記隣接する２つの
半導体チップを１回のプロービングでテストできる。し
たがって、本プローブカードの上げ下げの時間や移動時
間並びに位置合わせ時間を含んだテスト時間を短縮し
て、半導体チップのテスト時におけるコスト低減を図る
ことができる。
【００８９】その場合に、上記入力テスト端子数は、上
記出力テスト端子数よりも少ない。従って、本プローブ
カードの針数を、請求項９における針数よりも少なくで
きる。
【００９０】また、請求項１２に係る発明のプローブカ
ードは、請求項７に係る発明の半導体装置用パッケージ
のテスト時に使用され、上記一組として機能する２つの
半導体チップ夫々の入力テスト端子と、当該２つの半導
体チップ夫々の出力テスト端子とに、同時に接続される
ように針が配置されているので、上記一組として機能す
る２つの半導体チップ夫々の入力端子が、個々の半導体
チップの両端から見て同数番目の入力端子には同電位の
電源あるいは同電位の信号が供給されるように配置され
ている場合には、上記２つの半導体チップ夫々の入力テ
スト端子に同じ信号および電源を同時に供給して両半導
体チップ夫々の出力テスト端子の出力を交互に検出する
ことによって、上記２つの半導体チップを１回のプロー
ビングでテストできる。
【００９１】さらに、一組として機能する２つの半導体
チップ夫々の一部の入力端子が、個々の半導体チップの
両端から見て同数番目の入力端子には同電位の電源ある
いは同電位の信号が供給されるように配置されている場
合には、上記２つの半導体チップの何れか一方の入力テ
スト端子に信号および電源を供給して当該半導体チップ
の出力テスト端子の出力を検出し、次に、他方の半導体
チップの入力テスト端子に信号および電源を供給して当
該半導体チップの出力テスト端子の出力を検出すること
によって、上記隣接する２つの半導体チップを１回のプ
ロービングでテストできる。
【００９２】したがって、この発明によれば、本プロー
ブカードの上げ下げの時間や移動時間並びに位置合わせ
時間を含むテスト時間を短縮して、半導体チップのテス
ト時におけるコスト低減を図ることができる。尚、その
場合、互いに対向して接続リードで接続された入力テス
ト端子対の一方に対するプロービングは省略できる。
【００９３】また、請求項１３に係る発明のプローブカ
ードは、請求項７に係る発明の半導体装置用パッケージ
のテスト時に使用され、隣接する２つの半導体チップに
共通の出力テスト端子と、当該隣接する２つの半導体チ
ップ夫々の入力テスト端子とに、同時に接続されるよう
に針を配置しているので、上記隣接する２つの半導体チ
ップ夫々の入力テスト端子に独立して信号および電源を
供給して両半導体チップに共通の出力テスト端子からの
出力を順次検出することによって、上記隣接する２つの
半導体チップを１回のプロービングでテストできる。し
たがって、本プローブカードの上げ下げの時間や移動時
間並びに位置合わせ時間を含んだテスト時間を短縮し
て、半導体チップのテスト時におけるコスト低減を図る
ことができる。
【００９４】その場合に、上記入力テスト端子数は、上
記出力テスト端子数よりも少ない。従って、本プローブ
カードの針数を、請求項１１における針数よりも少なく
できる。
【００９５】また、請求項１４に係る発明のパッケージ
のテスト方法は、隣接する２つの半導体チップを１回の
プロービングでテストする場合に、上記両半導体チップ
の入力テスト端子あるいは出力端子の少なくとも一方に
対する信号入力順番あるいは信号検出順番を、当該隣接
する２つの半導体チップの一方と他方とで逆転させるの
で、上記隣接する２つの半導体チップ夫々の入力テスト
端子あるいは出力端子にプロービングしたままで、当該
隣接する２つの半導体チップに対する信号入力あるいは
信号検出を独立して行うことができる。すなわち、この
発明によれば、１回のプロービングで、上記隣接する２
つの半導体チップに対するテストを独立して行うことが
できる。
【図面の簡単な説明】
【図１】 この発明の半導体装置用パッケージとしての
ＴＣＰの平面図である。
【図２】 図１における出力テスト端子の実際の配列を
示す図である。
【図３】 図１における液晶ドライバチップの端子配置
例を示す図である。
【図４】 図１に示すＴＣＰに対するＴＣＰテスト用プ
ローブカードの針位置を示す図である。
【図５】 図４とは異なるＴＣＰテスト用プローブカー
ドの針位置を示す図である。
【図６】 図１とは異なるＴＣＰの平面図である。
【図７】 図６における出力テスト端子の実際の配列を
示す図である。
【図８】 図６に示すＴＣＰに対するＴＣＰテスト用プ
ローブカードの針位置を示す図である。
【図９】 図８とは異なるＴＣＰテスト用プローブカー
ドの針位置を示す図である。
【図１０】 従来のＴＣＰの平面図である。
【図１１】 図１０における出力テスト端子の実際の配
列を示す図である。
【符号の説明】
１１,３１…ＴＣＰ、 １２,３２…基材 １３,３３…液晶ドライバ、 １４,３４…液晶ドライバチップ、 １５,３５…入力リード、 １６,３６…出力リード、 １７,３７,３８…入力テスト端子、 １８,３９…出力テスト端子、 ２０,２１,４１,４２…スプロケットホール、 ４５,４６…接続リード。

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 電源および信号が入力される入力端子を
    有する半導体チップにおいて、上記入力端子を、当該半
    導体チップの両端から見て同数番目の入力端子には同電
    位の電源あるいは同電位の信号が供給されるように配置
    した半導体チップが搭載された半導体装置用パッケージ
    であって、 隣接する２つの半導体チップを、何れか一方の向きが他
    方の向きに対して１８０度回転しているように配置した
    ことを特徴とする半導体装置用パッケージ。
  2. 【請求項２】 請求項１に記載の半導体装置用パッケー
    ジにおいて、 隣接する２つの半導体チップにおける互いに対向し且つ
    同電位の電源あるいは同電位の信号が供給される入力端
    子同士を入力リードによって接続する一方、 隣接する２つの半導体チップにおける互いに対向してい
    る出力端子同士を出力リードによって接続したことを特
    徴とする半導体装置用パッケージ。
  3. 【請求項３】 請求項２に記載の半導体装置用パッケー
    ジにおいて、 上記入力リードに、隣接する２つの半導体チップに共通
    の入力テスト端子を介設する一方、 上記出力リードに、隣接する２つの半導体チップに共通
    の出力テスト端子を介設したことを特徴とする半導体装
    置用パッケージ。
  4. 【請求項４】 電源および信号が入力される入力端子を
    有する半導体チップにおいて、上記入力端子を、当該半
    導体チップの両端から見て同数番目の入力端子対のうち
    一部の入力端子対には、同電位の電源あるいは同電位の
    信号が供給されるように配置した半導体チップが搭載さ
    れた半導体装置用パッケージであって、 隣接する２つの半導体チップを、何れか一方の向きが他
    方の向きに対して１８０度回転しているように配置する
    と共に、 上記隣接する２つの半導体チップにおける同電位の電源
    あるいは同電位の信号が供給される入力端子同士を、互
    いに対向させた ことを特徴とする半導体装置用パッケージ。
  5. 【請求項５】 請求項４に記載の半導体装置用パッケー
    ジにおいて、 上記入力端子が対向している２つの半導体チップは一組
    として機能し、 隣接する２つの半導体チップにおける互いに対向してい
    る出力端子同士を出力リードによって接続したことを特
    徴とする半導体装置用パッケージ。
  6. 【請求項６】 請求項５に記載の半導体装置用パッケー
    ジにおいて、 一組として機能する２つの半導体チップにおける互いに
    対向している入力端子同士のうち、上記同電位の電源あ
    るいは同電位の信号が供給される入力端子対を構成する
    少なくとも一つの入力端子に係る入力端子同士を、接続
    リードによって接続したことを特徴とする半導体装置用
    パッケージ。
  7. 【請求項７】 請求項５あるいは請求項６に記載の半導
    体装置用パッケージにおいて、 上記出力リードに、上記隣接する２つの半導体チップに
    共通の出力テスト端子を介設する一方、 上記各半導体チップの入力端子には入力テスト端子を接
    続すると共に、上記接続リードは互いに対向する入力テ
    スト端子間に配設されていることを特徴とする半導体装
    置用パッケージ。
  8. 【請求項８】 請求項１乃至請求項７の何れか一つに記
    載の半導体装置用パッケージは、テープ状の基材上に上
    記半導体チップが搭載されたテープ・キャリア・パッケ
    ージであることを特徴とする半導体装置用パッケージ。
  9. 【請求項９】 請求項１乃至請求項７の何れか一つに記
    載の半導体装置用パッケージは、矩形の基材上に上記半
    導体チップが搭載されたチップ・オン・フィルム実装用
    フレキシブル基板であることを特徴とする半導体装置用
    パッケージ。
  10. 【請求項１０】 請求項３に記載の半導体装置用パッケ
    ージのテスト時に使用されるプローブカードであって、 隣接する２つの半導体チップに共通の入力テスト端子
    と、当該隣接する２つの半導体チップ夫々の出力テスト
    端子とに、同時に接続可能に配置された針を備えて、 上記隣接する２つの半導体チップを１回のプロービング
    でテストできることを特徴とするプローブカード。
  11. 【請求項１１】 請求項３に記載の半導体装置用パッケ
    ージのテスト時に使用されるプローブカードであって、 隣接する２つの半導体チップに共通の出力テスト端子
    と、当該隣接する２つの半導体チップ夫々の入力テスト
    端子とに、同時に接続可能に配置された針を備えて、 上記隣接する２つの半導体チップを１回のプロービング
    でテストできることを特徴とするプローブカード。
  12. 【請求項１２】 請求項７に記載の半導体装置用パッケ
    ージのテスト時に使用されるプローブカードであって、 上記一組として機能する２つの半導体チップ夫々の入力
    テスト端子と、当該２つの半導体チップ夫々の出力テス
    ト端子とに、同時に接続可能に配置された針を備えて、 上記一組として機能する２つの半導体チップを１回のプ
    ロービングでテストできることを特徴とするプローブカ
    ード。
  13. 【請求項１３】 請求項７に記載の半導体装置用パッケ
    ージのテスト時に使用されるプローブカードであって、 隣接する２つの半導体チップに共通の出力テスト端子
    と、当該隣接する２つの半導体チップ夫々の入力テスト
    端子とに、同時に接続可能に配置された針を備えて、 上記隣接する２つの半導体チップを１回のプロービング
    でテストできることを特徴とするプローブカード。
  14. 【請求項１４】 請求項１０乃至請求項１３の何れか一
    つに記載のプローブカードを用いたパッケージのテスト
    方法であって、 隣接する２つの半導体チップを１回のプロービングでテ
    ストする場合に、上記隣接する２つの半導体チップの入
    力テスト端子あるいは出力端子の少なくとも一方に対す
    る信号入力順番あるいは信号検出順番を、当該隣接する
    ２つの半導体チップの一方と他方とで逆転させることを
    特徴とするテスト方法。
JP01044099A 1999-01-19 1999-01-19 半導体装置用パッケージ、この半導体装置用パッケージのテスト時に使用するプローブカード、および、このプローブカードを用いたパッケージのテスト方法 Expired - Fee Related JP3484365B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP01044099A JP3484365B2 (ja) 1999-01-19 1999-01-19 半導体装置用パッケージ、この半導体装置用パッケージのテスト時に使用するプローブカード、および、このプローブカードを用いたパッケージのテスト方法
TW089100725A TW445617B (en) 1999-01-19 2000-01-18 Semiconductor chip, semiconductor device package, probe card and package testing method
US09/484,454 US6344754B1 (en) 1999-01-19 2000-01-18 Semiconductor chip, semiconductor device package, probe card and package testing method
KR10-2000-0002360A KR100390747B1 (ko) 1999-01-19 2000-01-19 반도체칩, 반도체장치용 패키지, 프로브 카드 및 패키지 테스트 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP01044099A JP3484365B2 (ja) 1999-01-19 1999-01-19 半導体装置用パッケージ、この半導体装置用パッケージのテスト時に使用するプローブカード、および、このプローブカードを用いたパッケージのテスト方法

Publications (2)

Publication Number Publication Date
JP2000208717A JP2000208717A (ja) 2000-07-28
JP3484365B2 true JP3484365B2 (ja) 2004-01-06

Family

ID=11750227

Family Applications (1)

Application Number Title Priority Date Filing Date
JP01044099A Expired - Fee Related JP3484365B2 (ja) 1999-01-19 1999-01-19 半導体装置用パッケージ、この半導体装置用パッケージのテスト時に使用するプローブカード、および、このプローブカードを用いたパッケージのテスト方法

Country Status (4)

Country Link
US (1) US6344754B1 (ja)
JP (1) JP3484365B2 (ja)
KR (1) KR100390747B1 (ja)
TW (1) TW445617B (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030006794A1 (en) * 2000-01-10 2003-01-09 Hung-Tse Chiang Tape carrier package testing method
KR100403621B1 (ko) * 2001-03-30 2003-10-30 삼성전자주식회사 전기적 특성 평가를 위한 테스트 패드를 갖는 칩 온 필름패키지 및 칩 온 필름 패키지 형성 방법
JP3895163B2 (ja) 2001-11-29 2007-03-22 富士通株式会社 液晶パネルドライバ装置
EP1345197A1 (en) * 2002-03-11 2003-09-17 Dialog Semiconductor GmbH LCD module identification
US7554347B2 (en) * 2002-03-19 2009-06-30 Georgia Tech Research Corporation High input/output density optoelectronic probe card for wafer-level test of electrical and optical interconnect components, methods of fabrication, and methods of use
US7202682B2 (en) * 2002-12-20 2007-04-10 Formfactor, Inc. Composite motion probing
US6940301B2 (en) * 2003-12-12 2005-09-06 Au Optronics Corporation Test pad array for contact resistance measuring of ACF bonds on a liquid crystal display panel
US7218127B2 (en) 2004-02-18 2007-05-15 Formfactor, Inc. Method and apparatus for probing an electronic device in which movement of probes and/or the electronic device includes a lateral component
JP4368704B2 (ja) * 2004-03-12 2009-11-18 三井金属鉱業株式会社 電子部品実装用プリント配線板の電気検査方法および電気検査装置ならびにコンピュータ読み取り可能な記録媒体
JP5087869B2 (ja) * 2005-08-05 2012-12-05 セイコーエプソン株式会社 基板の両面に実装可能な集積回路装置及び電子機器
JP5087961B2 (ja) * 2005-08-05 2012-12-05 セイコーエプソン株式会社 基板の両面に実装可能な集積回路装置及び電子機器
KR100734290B1 (ko) 2005-11-28 2007-07-02 삼성전자주식회사 출력 채널이 공유되는 테스트 패드를 구비하는 필름형반도체 패키지 및 필름형 반도체 패키지의 테스트 방법,테스트 채널이 공유되는 패턴을 구비하는 테스트 장치 및반도체 장치 그리고 반도체 장치에서의 테스트 방법
KR20060122804A (ko) * 2006-11-11 2006-11-30 윤재완 디스플레이 패널 검사용 프로브 블록
KR101387922B1 (ko) * 2007-07-24 2014-04-22 삼성디스플레이 주식회사 구동 칩, 이를 갖는 구동 칩 패키지 및 표시 장치
US20130063912A1 (en) * 2011-09-14 2013-03-14 Liang-Chan Liao Cof packaging method and structure for lcd driver chips
JP5824337B2 (ja) * 2011-11-16 2015-11-25 株式会社アドバンテスト 試験用キャリア
TW201327728A (zh) * 2011-12-26 2013-07-01 Novatek Microelectronics Corp 薄膜覆晶封裝之基板
USD751555S1 (en) * 2013-03-05 2016-03-15 Japan Electronic Materials Corp. Probe card case
KR102525875B1 (ko) 2016-06-24 2023-04-27 삼성전자주식회사 필름 패키지, 패키지 모듈, 및 패키지의 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0526746Y2 (ja) * 1987-07-14 1993-07-07
US4956602A (en) * 1989-02-14 1990-09-11 Amber Engineering, Inc. Wafer scale testing of redundant integrated circuit dies
US5237201A (en) * 1989-07-21 1993-08-17 Kabushiki Kaisha Toshiba TAB type semiconductor device and method of manufacturing the same
DE69133311T2 (de) * 1990-10-15 2004-06-24 Aptix Corp., San Jose Verbindungssubstrat mit integrierter Schaltung zur programmierbaren Verbindung und Probenuntersuchung
JPH05299456A (ja) * 1992-04-20 1993-11-12 Toshiba Corp 樹脂封止型半導体装置
JPH0621174A (ja) * 1992-07-03 1994-01-28 Sharp Corp マイクロ波集積回路ウエハ
JPH06230086A (ja) * 1992-09-22 1994-08-19 Nec Corp Ｌｓｉのテスト回路
EP0595021A1 (en) * 1992-10-28 1994-05-04 International Business Machines Corporation Improved lead frame package for electronic devices
FR2700063B1 (fr) * 1992-12-31 1995-02-10 Sgs Thomson Microelectronics Procédé de test de puces de circuit intégré et dispositif intégré correspondant.
US6046600A (en) * 1995-10-31 2000-04-04 Texas Instruments Incorporated Process of testing integrated circuit dies on a wafer
US5888837A (en) * 1996-04-16 1999-03-30 General Electric Company Chip burn-in and test structure and method

Also Published As

Publication number Publication date
TW445617B (en) 2001-07-11
KR100390747B1 (ko) 2003-07-10
US6344754B1 (en) 2002-02-05
JP2000208717A (ja) 2000-07-28
US20020014895A1 (en) 2002-02-07
KR20000071264A (ko) 2000-11-25

Similar Documents

Publication Publication Date Title
JP3484365B2 (ja) 半導体装置用パッケージ、この半導体装置用パッケージのテスト時に使用するプローブカード、および、このプローブカードを用いたパッケージのテスト方法
CN110867139B (zh) 一种阵列基板、显示面板及显示装置
US7265572B2 (en) Image display device and method of testing the same
KR100235477B1 (ko) 표시장치 및 그 검사 방법
US5453991A (en) Integrated circuit device with internal inspection circuitry
US11586079B2 (en) Film type package comprising a plurality of test lines and a plurality of first and second connection pads and display apparatus having the same
US7122888B2 (en) Semiconductor device, electrical inspection method thereof, and electronic apparatus including the semiconductor device
US20070064192A1 (en) Liquid crystal display apparatus
KR20030051923A (ko) 라인 온 글래스형 신호라인 검사를 위한 액정표시패널
US20010005254A1 (en) Liquid crystal display, and method for transferring its signal, and liquid crystal panel
JP4313544B2 (ja) 半導体集積回路
KR101269289B1 (ko) 액정표시장치
CN114488632B (zh) 一种显示面板、显示装置及其检测方法
KR100529563B1 (ko) 액정 표시 장치용 패널
KR20070063310A (ko) 신호 라인 검사 패드를 구비한 액정 표시 패널 및 이를포함한 액정 표시 장치
KR20020088450A (ko) 액정표시장치 어레이 기판
KR100471780B1 (ko) 삼색데이터출력확인이가능한테이프케리어패키지
KR100341128B1 (ko) 액정 표시 소자의 화면표시 품위 검사방법
US20040090585A1 (en) Apparatus for inspecting liquid crystal panel
KR20040061673A (ko) 액정표시장치의 검사 장치
KR20000014950A (ko) 엘시디 패널 테스트용 지그
JP2002229056A (ja) 表示装置用電極基板及びその検査方法
KR100314266B1 (ko) 액정표시소자의화면표시품위검사방법
KR19980022522A (ko) 정전기 방지형 액정 표시 장치 및 그 제조방법
CN113539154A (zh) 显示基板及显示装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071017

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081017

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081017

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091017

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091017

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101017

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111017

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121017

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131017

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees