JPS62171136A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPS62171136A JPS62171136A JP1312986A JP1312986A JPS62171136A JP S62171136 A JPS62171136 A JP S62171136A JP 1312986 A JP1312986 A JP 1312986A JP 1312986 A JP1312986 A JP 1312986A JP S62171136 A JPS62171136 A JP S62171136A
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- JP
- Japan
- Prior art keywords
- circuit
- lsi
- inspection
- final product
- test
- Prior art date
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- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000012360 testing method Methods 0.000 claims abstract description 35
- 239000012467 final product Substances 0.000 claims abstract description 12
- 238000007689 inspection Methods 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 7
- 238000013461 design Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明に集積回路の製造方法に関し、特に試験を考慮し
た集積回路の製造方法に関する。
た集積回路の製造方法に関する。
従来、集積回路（ＬＳＩ）の製造方法としては。
本来の機能を実現する回路のみを設計、製造し、その回
路の試験時にはテスタを用いる方法や、試験のための回
路を本来の機能を実現する回路に付加して設計、製造検
査し、その試験のだめの回路を付加したままのものを最
終製品とする方法があった。後者については、例えば雑
誌「情報処理」Ｖｏｌ、 ２５． Ｎｃｈｌ Ｏの１１
１６頁に記載のｒｓ、ｍ込ミテストの概念」を参照。
路の試験時にはテスタを用いる方法や、試験のための回
路を本来の機能を実現する回路に付加して設計、製造検
査し、その試験のだめの回路を付加したままのものを最
終製品とする方法があった。後者については、例えば雑
誌「情報処理」Ｖｏｌ、 ２５． Ｎｃｈｌ Ｏの１１
１６頁に記載のｒｓ、ｍ込ミテストの概念」を参照。
〔発明が解決し工９とする問題点〕
上述した従来のＬＳＩ製造方法のうち、第一の方法は、
試験を外部からテスタで実施するため、高速のＬ８ Ｉ
ｉ試験する場合ではテスタのスピードが遅く、十分な試
験バタンを印加できなかったり、又テスタの精度が悪く
、十分にダイナミック特性が試験できないなどの欠点が
ある。
試験を外部からテスタで実施するため、高速のＬ８ Ｉ
ｉ試験する場合ではテスタのスピードが遅く、十分な試
験バタンを印加できなかったり、又テスタの精度が悪く
、十分にダイナミック特性が試験できないなどの欠点が
ある。
また、第二〇方法は、試１験用回路を集積回路の内部１
１埋込むため、外部入出力端子Ｉわりの試験ができない
ことや、本来の機能からは余分な回路を混在させるため
、ＬＳＩ全体として内部の素子の配置、配線が複雑、困
難になり、また試験用の入出力端子が必要になるなどの
欠点がある。
１埋込むため、外部入出力端子Ｉわりの試験ができない
ことや、本来の機能からは余分な回路を混在させるため
、ＬＳＩ全体として内部の素子の配置、配線が複雑、困
難になり、また試験用の入出力端子が必要になるなどの
欠点がある。
本発明の目的は、こｎら欠点をなくシ、高速、高精度の
試験が可能であり、又試験回路を切離すことによって回
路の配置や配線を簡単にした集積回路の製造方法を提供
することにある。
試験が可能であり、又試験回路を切離すことによって回
路の配置や配線を簡単にした集積回路の製造方法を提供
することにある。
本発明の集積回路の製造方法は、集積回路の機能を実現
する第１の回路とこの第１の回路の試験を行う第２の回
路とを合せて製造する第１の工程と、前記第１および第
２の回路のうち検査に合格した回路部分を切離し前記第
１の回路を最終製品とする第２の工程とを含むことを特
徴とする。
する第１の回路とこの第１の回路の試験を行う第２の回
路とを合せて製造する第１の工程と、前記第１および第
２の回路のうち検査に合格した回路部分を切離し前記第
１の回路を最終製品とする第２の工程とを含むことを特
徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を説明するＬＳＩの配置図で
ある。本実施例においては、最初の段階で設計、製造、
検査の単位となるＬＳＩ１は、最終製品のＬＳＩ２とな
るＬＳＩ本来の機能を実現する回路部分２１と、この回
路部分２１’を試験するための回路であるバタン発生回
路部分３１とバタン観測回路部分３２とからなる試験回
路３とがウェーハ上に構成されている。
ある。本実施例においては、最初の段階で設計、製造、
検査の単位となるＬＳＩ１は、最終製品のＬＳＩ２とな
るＬＳＩ本来の機能を実現する回路部分２１と、この回
路部分２１’を試験するための回路であるバタン発生回
路部分３１とバタン観測回路部分３２とからなる試験回
路３とがウェーハ上に構成されている。
次に、試験回路３１．３２ｔ”用いてこのＬＳＩの自己
検査を行い、検査に合格した場合には、切断線２２でウ
ェーハを切断して最終製品となるＬＳＩ２を得るように
している。
検査を行い、検査に合格した場合には、切断線２２でウ
ェーハを切断して最終製品となるＬＳＩ２を得るように
している。
バタン発生回路３１は、リニアフィードバックシフトレ
ジスタ（ＬＰＳＲ）を用いた擬似乱数発生回路や、通常
のカウンタを用いた網ら的バタン発生回路などで構成す
ることができ、またＲＯＭなどに検査バタンを格納し、
カウンタでその全部又は一部の内容を取り出す回路で構
成することもできる。
ジスタ（ＬＰＳＲ）を用いた擬似乱数発生回路や、通常
のカウンタを用いた網ら的バタン発生回路などで構成す
ることができ、またＲＯＭなどに検査バタンを格納し、
カウンタでその全部又は一部の内容を取り出す回路で構
成することもできる。
バタン観測回路３２は、リニアフィードバックシフトレ
ジスタ（ＬＰＳＲ）ｋ基にした多大カシグナチャレジス
タで構成し、バタンを圧縮してシグナチャとして観測す
ることができるようになっている。
ジスタ（ＬＰＳＲ）ｋ基にした多大カシグナチャレジス
タで構成し、バタンを圧縮してシグナチャとして観測す
ることができるようになっている。
第２図は第１図に示した最終製品となるＬＳＩ２と、バ
タン発生回路、バタン観測回路を含む試験回路３とのつ
Ｎへ上における配置図全示す。ＬＳＩ２げラフ・上に市
松模様状に配置さｎ、残った領域に、試験回路３が配置
されるが、各試験領域は隣接する４つのＬＳＩ用に４分
割して配置さｎている。結局、一つのＬＳＩの試験回路
がＬＳＩの周辺の４つの１７４ 領域から構成さｎる。
タン発生回路、バタン観測回路を含む試験回路３とのつ
Ｎへ上における配置図全示す。ＬＳＩ２げラフ・上に市
松模様状に配置さｎ、残った領域に、試験回路３が配置
されるが、各試験領域は隣接する４つのＬＳＩ用に４分
割して配置さｎている。結局、一つのＬＳＩの試験回路
がＬＳＩの周辺の４つの１７４ 領域から構成さｎる。
以上説明したように、本発明は、試験用の回路部分をＬ
ＳＩ本来の機能を実現する回路部分と同一テクノロジで
同一ウ≦に上に構成することにより、高速、？ｉ６Ｎ度
な試験が可能になり、又、試験用回路部分が本来の回路
のまわりにおかれることにより、本来の回路部分の設計
、製造時へのインパクト、例えば回路を付加することに
よる配置、配線の複雑化などを免ｎることができ、更に
試験用回路全切離なすことで試験用入出力端子を最終製
品のＬＳＩに設ける必要がないなどの効果がある０
ＳＩ本来の機能を実現する回路部分と同一テクノロジで
同一ウ≦に上に構成することにより、高速、？ｉ６Ｎ度
な試験が可能になり、又、試験用回路部分が本来の回路
のまわりにおかれることにより、本来の回路部分の設計
、製造時へのインパクト、例えば回路を付加することに
よる配置、配線の複雑化などを免ｎることができ、更に
試験用回路全切離なすことで試験用入出力端子を最終製
品のＬＳＩに設ける必要がないなどの効果がある０
第１図は本発明の一実施例を説明するＬＳＩの配置図、
第２因は第１図の各ブロックの配置図である。 １・・・・・・設計、製造、検査の単位となるＬＳＩ、
、２・・・・・・最終製品とのＬＳＩ、３・・・・・・
試験回路、２１・・・・・・ＬＳＩ本来の機能全実現す
る回路部分、２２・・・・・・最終製品となる時に切断
さｎる境界線、３１・・・・・・試験用のバタン発生回
路、３２・・・・・・試験用のバタン観測回路。 ７／へ
第２因は第１図の各ブロックの配置図である。 １・・・・・・設計、製造、検査の単位となるＬＳＩ、
、２・・・・・・最終製品とのＬＳＩ、３・・・・・・
試験回路、２１・・・・・・ＬＳＩ本来の機能全実現す
る回路部分、２２・・・・・・最終製品となる時に切断
さｎる境界線、３１・・・・・・試験用のバタン発生回
路、３２・・・・・・試験用のバタン観測回路。 ７／へ
Claims (1)
- 集積回路の機能を実現する第１の回路とこの第１の回路
の試験を行う第２の回路とを合せて製造する第１の工程
と、前記第１および第２の回路のうち検査に合格した回
路部分を切離し前記第１の回路を最終製品とする第２の
工程とを含むことを特徴とする集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1312986A JPS62171136A (ja) | 1986-01-23 | 1986-01-23 | 集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1312986A JPS62171136A (ja) | 1986-01-23 | 1986-01-23 | 集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62171136A true JPS62171136A (ja) | 1987-07-28 |
Family
ID=11824544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1312986A Pending JPS62171136A (ja) | 1986-01-23 | 1986-01-23 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62171136A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5446395A (en) * | 1992-09-22 | 1995-08-29 | Nec Corporation | Test circuit for large scale integrated circuits on a wafer |
| US5862147A (en) * | 1996-04-22 | 1999-01-19 | Nec Corporation | Semiconductor device on semiconductor wafer having simple wirings for test and capable of being tested in a short time |
-
1986
- 1986-01-23 JP JP1312986A patent/JPS62171136A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5446395A (en) * | 1992-09-22 | 1995-08-29 | Nec Corporation | Test circuit for large scale integrated circuits on a wafer |
| US5862147A (en) * | 1996-04-22 | 1999-01-19 | Nec Corporation | Semiconductor device on semiconductor wafer having simple wirings for test and capable of being tested in a short time |
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