JP2000124278A - 半導体装置及び半導体装置の試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 チップサイズに影響しないスクライブ線を利
用して集積率を向上させ、少ないピン数で効率よくウエ
ハー試験を行いウエハーの試験時間を短縮する。 【解決手段】 各半導体チップ１〜９の分割領域（スク
ライブ線）には、半導体チップ試験用パッドや試験用配
線などが配置されている。また、各スクライブ線には、
測定半導体チップ数を制御できる制御回路と、この制御
回路を制御できる制御用パッド10-1〜10-4が各辺に２個
ずつ配置されている。試験は隣接する２個の半導体チッ
プ毎に期待値照合試験を行う。例えば、半導体チップ４
と５の試験は、制御用パッド10-2の２個に制御信号が入
力され期待値照合が行われる。期待値の一致、不一致に
よって、各半導体チップの良否判定が行われる。このよ
うにして、各隣接する半導体チップの期待値照合を行
い、データをシフトしていけば、ウエハーの試験は１チ
ップ測定とほぼ変わらない時間で行うことが出来る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体チップをウ
エハーレベルで試験することの出来る半導体装置、及び
半導体装置の試験方法に関する。

【０００２】

【従来の技術】半導体装置は、ウエハーレベルでチップ
の動作テスト、すなわちプローブテストを行うために、
チップと外部とを接続するためのパッドが設けられてい
る。そして、プローブカードに設けられた多数のプロー
ブピンによってこれらのパッドに接触させ、チップ内の
回路動作テストが行われる。ところが、半導体装置が高
密度化すると、チップのパッド数も増大するため、パッ
ド自体が小型化すると共にパッドやＩ／Ｏ部のピッチ間
隔も狭くなり、必然的にプローブカードに設けられたプ
ローブピンの数も増大し、その太さも細くなり配置間隔
も狭まる。しかし、プローブピンはコンタクトして使用
するためあまり細くすることは出来ない。そこで、図７
に示すように、Ｉ／Ｏ部３４のピッチやパッド３５のピ
ッチが狭くなっても、安定したプロービングを行うため
に従来から一般に行われている手法は、パッド３５の開
口部を広げてプローブカードの針を千鳥状に配置しプロ
ービングを行う方法である。あるいは、高価なプローブ
カードやプローバーの使用と並列測定という手法などが
採用されている。

【０００３】また特開昭５７ー７１３６号公報には、ウ
エハー上でＩＣチップ領域とは異なった別のチップ領域
に、テスト専用のパッド群を集中して設けて各ＩＣチッ
プの検査センターとし、各ＩＣチップと検査装置との間
の信号をこのテスト専用パッドに経由させることによ
り、プロービングの安定化を図る技術が開示されてい
る。さらに、特開平８ー９７３６４号公報に開示された
技術は、チップの切断領域すなわちスクライブ線上に、
テスト専用パッドとパッド論理状態設定部を設け、シフ
トレジスタからの制御信号を順次シフトしてテスト専用
パッドに送り、チップのテストを行っている。これによ
って、テスト専用パッドからシリアルに各チップのパッ
ドに論理信号が入力されるので、結果的にプローブピン
を減らすことが出来る。また、スクライブ線を有効に利
用しているので集積度の向上を図ることも出来る。

【０００４】

【発明が解決しようとする課題】しかしながら、従来よ
り一般に行われている針を千鳥状にする手法では、既存
の装置をそのまま使うことが出来ず、結果としてコスト
がアップするという問題がある。また、特開昭５７ー７
１３６号公報の技術では、テスト用配線はスクライブ線
を利用しているものの、テスト用パッドはスクライブ線
上にはなく、特別のチップ領域を使用しているためにウ
エハー全体のコストアップにつながる等の問題がある。
さらに、特開平８ー９７３６４号公報の技術は、シフト
レジスタを使って時間差を設けてテストを行っているた
め、測定個数分のクロックタイムだけ、後で測定するチ
ップの選別判定が遅くなり全体の測定時間が長くなると
共に、シフトレジスタを使うためテスト装置全体のコス
トが高くなるなどの問題がある。

【０００５】本発明は、このような事情に鑑みてなされ
たものであり、その目的は、チップサイズに関係の無い
スクライブ線を利用して集積率を向上させると共に、少
ないピン数で効率よくウエハー試験を行うことにより、
ウエハーの試験時間を短縮化させることの出来る半導体
装置を提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る半導体装置は、半導体ウエハーに形
成された複数の半導体チップを一括して試験することの
出来る半導体装置において、半導体チップの切断領域に
は、隣接する半導体チップのテスト用ピンを接触させて
プロービングするためのウエハー試験用パッドと、ウエ
ハー試験用パッドに接続された半導体チップの良否の判
定を行う制御手段と、制御手段を制御するための制御信
号を入力する制御用パッドとを備え、制御手段が、制御
用パッドに入力された制御信号に基づいて、ウエハー試
験用パッドに隣接して接続された各々の半導体チップに
ついて、期待値の照合試験を行い、期待値の一致、不一
致に基づいて、半導体チップの良否の判定を行うことを
特徴とする。

【０００７】請求項２に係る半導体装置は、請求項１の
半導体装置において、制御手段は、予め設定されたプロ
グラムに基づいて、制御用パッドに入力された制御信号
により、ウエハー試験用パッドに隣接して接続された各
々の半導体チップについて、期待値の照合試験を行い、
期待値の一致、不一致に基づいて、半導体チップの良否
の判定を行うことを特徴とする。

【０００８】請求項３に係る半導体装置は、請求項１ま
たは請求項２の半導体装置において、制御手段は、中心
の半導体チップと、これに隣接する４個の半導体チップ
とを含め、１度に５個の半導体チップの良否判定試験を
行うことを特徴とする。また、請求項４に係る半導体装
置は、請求項１〜請求項３の何れか１項の半導体置にお
いて、制御手段は、論理回路で構成された制御回路であ
り、制御信号は、Ｈｉｇｈ信号及びＬｏｗ信号で定義さ
れる論理信号であることを特徴とする。さらに、請求項
５に係る半導体装置は、請求項１〜請求項４の何れか１
項の半導体装置において、制御用パッドは、隣接する半
導体チップの各々の切断領域にそれぞれ２個ずつ配置さ
れていることを特徴とする。

【０００９】請求項６は、半導体ウエハーに形成された
複数の半導体チップを一括して試験する半導体装置の試
験方法であって、半導体チップの切断領域に、隣接する
半導体チップのテスト用ピンを接触させてプロービング
するためのウエハー試験用パッドと、ウエハー試験用パ
ッドに接続された半導体チップの良否の判定を行う制御
手段と、制御手段を制御するための制御信号を入力する
制御用パッドとを配置し、制御用パッドに制御信号を入
力する過程と、制御手段が、制御信号に基づいて、ウエ
ハー試験用パッドに隣接して接続された各々の半導体チ
ップについての、期待値の照合試験を行う過程と、制御
手段が、期待値の一致、不一致に基づいて、半導体チッ
プの良否の判定を行う過程とを備えたことを特徴とする
半導体装置の試験方法である。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の半
導体装置の平面構成図であり、図２は、図１における半
導体装置の、隣接する半導体チップ間のスクライブ線付
近の拡大図である。したがって、図１、図２を用いて本
発明の第１の実施の形態を説明する。

【００１１】先ず、この実施の形態の構成を説明する。
図１における半導体装置のウエハーには、半導体チップ
１〜９が格子状に配置されている。半導体チップ５を中
心に半導体チップ２、４、６、８が隣接して配置されて
いる。そして、各半導体チップの切断領域すなわちスク
ライブ線には、詳細を図２に示すような、半導体チップ
を試験するためのパッドや試験用配線などが配置されて
いる。また、半導体チップ５を取り巻く４辺のスクライ
ブ線には、後述する制御回路を制御できる制御用パッド
１０ー１、１０ー２、１０ー３、１０ー４が各辺に２個
ずつ配置されている。尚、各辺に２個ずつ配置されてい
るのは、それぞれ隣接する半導体チップの測定用に１個
ずつ使用するためである。当然、他の半導体チップ間に
もこれらの制御用パッドは配置されているがここでは省
略する。

【００１２】図２において、隣接する半導体チップのス
クライブ線１９には、ウエハー試験用パッド１５と測定
半導体チップ数を制御できるシーオブゲート２１で構成
されている制御回路が設けられている。このウエハー試
験用パッド１５は、ウエハー試験時に、プローブカード
に設けられたテスト用ピン１７、２０が接触するパッド
である。また、シーオブゲート２１で構成される制御回
路は、不良品の識別やその後の試験半導体チップ数の制
御、同時動作によるノイズ等による半導体チップの試験
数制限をするという役目をするものである。

【００１３】すなわち、スクライブ線１９上のウエハー
試験用パッド１５には、隣接する半導体チップとコンタ
クトするためのテスト用ピン１７、２０が接続される。
このとき、テスト用ピン１７、２０は、半導体チップ５
の４辺にそれぞれ同機能を持つピンを同じＸ座標、Ｙ座
標に配置する。さらに、半導体チップの内部の回路を電
気的に保護或いは他の半導体チップを駆動するためのＩ
／Ｏ部１１、１２と、シーオブゲート２１で構成される
制御回路と電気的な接続をする接続パターン１３、１６
と、制御回路からの制御信号を伝播する信号線であるコ
ントロール配線１４，１８、及び図１の、各辺に２個ず
つ設けた制御用パッド１０ー１、１０ー２、１０ー３、
１０ー４とによって構成されている。

【００１４】次に、第１の実施の形態の動作について説
明する。本発明の特徴は、Scan Pathなどの試験手法を
用い、スクライブ線１９上に配置されたウエハー試験用
パッド１５とシーオブゲート２１で構成された制御回路
とによって、少ないピン数で効率よくウエハー試験を行
い、集積率の向上とテスト時間の短縮化を図ったもので
ある。

【００１５】図３に示すシーオブゲートで構成される制
御回路と、図５に示すウエハーの試験手順の流れを示す
フローチャートとを用いて、半導体チップの試験の動作
について説明する。図３の制御回路において、制御用パ
ッド２７、２８は、図１で示した半導体チップ５の４辺
に設けられた制御用パッド１０ー１、１０ー２、１０ー
３、１０ー４の内の一辺の２個を表している。そして、
この制御回路は、２つの制御用パット２７、２８を制御
信号の入力として、トランスファー回路２３、２４、２
５、２６及び各信号を反転するインバータなどで構成さ
れ、図２で示すウエハー試験用パッド１５に相当するウ
エハ試験用パッド２２に、半導体チップへの試験信号が
出力されるように構成されている。

【００１６】先ず、ウエハー試験時に、プローブカード
のテスト用ピン１７、２０の針先を半導体チップ５の４
辺のスクライブ線１９上に設けられているウエハー試験
用パッド１５へ接触させ、半導体チップ２，４，６，８
及び５の期待値照合試験を同時に実施する。

【００１７】次に、期待値照合試験の試験手順を以下に
説明する。ここで、フローチャートの記号「Ａ」は図３
の制御用パッド２７の信号、記号「Ｂ」は図３の制御用
パッド２８の信号を示し、数字「１」はＨｉｇｈ信号の
入力、数字「０」はＬｏｗ信号の入力を示す。 先ず、
制御用パッド２７へＨｉｇｈ信号（Ａ＝１）、制御用パ
ッド２８へＬｏｗ信号（Ｂ＝０）を入力し、トランスフ
ァー回路２３がＯＦＦ、トランスファー回路２４がＯＮ
することによって、トランスファー回路２５、２６がＯ
Ｎする。これによって、隣接する半導体チップのテスト
信号がウエハー試験用パッド２２に出力され、例えば半
導体チップ４と５の試験が行われる（ステップＳ１、以
下、ステップは省略する）。ここで全試験において期待
値が一致すれば（Ｓ１、PASS）、半導体チップ４と５は
良品と判断され、このパターンの試験は終了する（Ｓ
８）。

【００１８】しかし、試験パターン走行中に期待値に不
一致が生じた場合は（Ｓ１、FAIL）、その状態を保持
し、ウエハー試験用パッド１５に２通りの状態が存在す
る（Ｓ２）。１つの状態は、期待値が完全に不一致した
場合であり、両方の半導体チップ４と５が共に不良品と
判断され、制御用パッド２７と２８に共にＬｏｗ信号
（すなわちＡ＝０、Ｂ＝０）が入力され（Ｓ７）、トラ
ンスファー回路２３がＯＦＦ、トランスファー回路２４
がＯＮし、トランスファー回路２５、２６が共にＯＦＦ
して、ウエハー試験用パッド２２に隣接する半導体チッ
プ４、５の信号が伝播されなくなる。その状態以降ウエ
ハー試験用パッド２２は期待値照合を行わない（Ｓ
８）。

【００１９】ステップＳ２におけるウエハー試験用パッ
ド１５のもう１つの状態は、期待値が中間電位になった
ときである。 これは、隣接する半導体チップ４と５の
どちらかが不良品であることを示す。このとき、制御用
パッド２７と２８に共にＨｉｇｈ信号（Ａ＝１，Ｂ＝
１）を入力すると、トランスファー回路２３がＯＮ、ト
ランスファー回路２４がＯＦＦし、トランスファー回路
２５がＯＮ、トランスファー回路２６がＯＦＦして半導
体チップ４の期待値のみを照合する（Ｓ３）。この時、
期待値照合が一致すれば（Ｓ３、PASS）、半導体チップ
４はそのパターンでは良品と判断され、半導体チップ５
は不良品であると判断される（Ｓ４）。そして、制御用
パッド２７と２８には共にＨｉｇｈ信号（Ａ＝１、Ｂ＝
１）が入力されて、半導体チップ４のみの期待値照合が
継続される（Ｓ５）。また、他の３辺の試験も半導体チ
ップ５を除いて同様の試験を始める。そして、期待値照
合が一致すれば（Ｓ５、PASS）、半導体チップ４は良品
と判断され、このパターンの試験を終了する（Ｓ８）。

【００２０】また、ステップＳ５において、半導体チッ
プ４の期待値照合に不一致が生じた場合は、半導体チッ
プ４は不良品と判断され（Ｓ５、FAIL）、制御用パッド
２７、２８には共にＬｏｗ信号（Ａ＝０、Ｂ＝０）が入
力され（Ｓ７）、トランスファー回路２３がＯＦＦ、ト
ランスファー回路２４がＯＮし、トランスファー回路２
５，２６が共にＯＦＦして、ウエハー試験用パッド２２
に隣接する半導体チップの信号が伝播されなくなる。そ
の状態以降、ウエハー試験用パッド２２は半導体パッド
４の期待値照合を行わない（Ｓ８）。

【００２１】再びステップＳ３に戻って、半導体チップ
４の期待値照合が不一致であれば（Ｓ３、FAIL）、半導
体チップ４が不良品であり、半導体チップ５がそのパタ
ーンで良品であると判断され、制御用パッド２７にＬｏ
ｗ信号、制御用パット２８にＨｉｇｈ信号（Ａ＝０、Ｂ
＝１）が入力され、半導体チップ５のみの期待値照合試
験が継続される（Ｓ６）。 そして、期待値照合が一致
すれば（Ｓ６、PASS）、半導体チップ５は良品と判断さ
れ、そのパターンにおける半導体チップ５の期待値照合
試験を終了する（Ｓ８）。

【００２２】また、ステップＳ６で半導体チップ５の期
待値照合が不一致であれば半導体チップ５は不良品であ
り、制御用パッド２７、２８には共にＬｏｗ信号（Ａ＝
０、Ｂ＝０）が入力され（Ｓ７）、トランスファー回路
２３がＯＦＦ、トランスファー回路２４がＯＮし、トラ
ンスファー回路２５、２６が共にＯＦＦして、ウエハー
試験用パッド２２に隣接する半導体チップの信号が伝播
されなくなる。その状態以降、ウエハー試験用パッド２
２は半導体チップ５の期待値照合を行わない（Ｓ８）。

【００２３】このような１連の試験工程は最大３回であ
り、他の３辺（すなわち、図１において、半導体チップ
２と５、６と５、及び８と５）を含めると合計９回とな
るが、全体の試験パターンの数は数万パターンになるの
で、試験時間の増加は殆ど問題にはならないほど少な
い。従って、従来のプローブカードの針の配置で最大５
個の半導体チップ（すなわち、半導体チップ２、４、
５、６、及び８）を同時に測定することが出来るので、
ウエハー試験時の試験時間は従来の約１／５になるとい
う効果がもたらされる。さらに、並列測定用にプローブ
カードの針の配置を増加し、そのセット数をＮとすると
最大（３×Ｎ＋２）個の半導体チップを同時に測定する
ことが出来る。よって、従来の４辺１組の並列試験用の
プローブカードを使用し、その組数をＮとすれば、試験
時間は１／（３×Ｎ＋２）となり、従来に比べて大幅に
時間短縮される。

【００２４】したがって、本発明によれば、スクライブ
線１９上にウエハー試験用パッド１５とシーオブゲート
２１で構成されている制御回路を存在させることによ
り、集積率の向上が図れると共に、試験時間が大幅に短
縮されて、ウエハー試験での試験効率を格段に向上させ
ることが出来る。また、シーオブゲート２１で構成され
る制御回路によって、半導体チップの測定数を制御する
ことが出来る効果もある。

【００２５】次に、本発明の第２の実施の形態について
説明する。 第１の実施の形態では本発明を半導体チッ
プに適応したが、この実施の形態ではテストプログラム
制御仕様についても適応することができる。図４は、本
発明の第２の実施の形態における制御回路図であり、図
６は、第２の実施の形態のウエハーの試験手順の流れを
示すフローチャートである。この実施の形態では、スク
ライブ線１９に設ける制御回路を簡単にして、第１の実
施の形態の試験状態とは異なる制御機能を持たせること
が出来る。

【００２６】第２の実施の形態の制御回路の構成は、隣
接する半導体チップの一辺の２つの制御用パット３２、
３３を制御信号の入力として、トランスファー回路３
０、３１と各信号を反転するインバータで構成され、ウ
エハー試験用パッド２９に半導体チップへの試験信号が
出力されるように構成されている。 動作の基本的な流
れは第１の実施の形態と同様であるが、スクライブ線１
９に設けられた制御用パッド３２と３３へ信号を入力す
るとき、どの半導体チップを同時測定するかについては
テストプログラム内で制御できるようになっている。

【００２７】図４、図６を用いて第２の実施の形態の動
作を説明する。第１の実施の形態と同様に、フローチャ
ートの記号「Ａ」は図４の制御用パッド３２の信号、記
号「Ｂ」は図４の制御用パッド３３の信号を示し、数字
「１」はＨｉｇｈ信号の入力、数字「０」はＬｏｗ信号
の入力を示す。先ず、制御パッド３２、３３に共にＨｉ
ｇｈ信号（Ａ＝１、Ｂ＝１）を入力し、半導体チップ４
と５を同時に期待値照合を行う（Ｓ１）。このとき、全
パターンの期待値が一致すれば（Ｓ１１、PASS）、隣接
する半導体チップ４と５は良品と判断され、試験を終了
する（Ｓ１６）。しかし、期待値が完全に不一致であれ
ば（Ｓ１１、FAIL）、半導体チップ４と５は共に不良品
と判断し、制御パッド３２と３３へ共にＬｏｗ信号（Ａ
＝０、Ｂ＝０）を入力してウエハー試験用パッド２９に
信号が伝播しないようにし（Ｓ１５）、この試験は終了
し（Ｓ１６）、他の辺の試験を継続する。

【００２８】また、期待値に中間電位が出力されれば、
制御パッド３２へＨｉｇｈ信号、制御用パッド３３へＬ
ｏｗ信号（Ａ＝１、Ｂ＝０）を入力し、半導体チップ４
のみの期待値を照合する（Ｓ１２）。 ここで、半導体
チップ４の期待値が一致すれば（Ｓ１２、PASS）、半導
体チップ４は良品で半導体チップ５は不良品と判断され
（Ｓ１３）、このパターン照合は終了し（Ｓ１６）、そ
のまま次のパターン照合が始まる。

【００２９】しかし、半導体チップ４の期待値に不一致
が発生すると（Ｓ１２、FAIL）、制御用パッド３２へＬ
ｏｗ信号（Ａ＝０）が入力され、ウエハー試験用パッド
２９へは信号が伝播されない状態へ移行する。このと
き、半導体チップ４の期待値が不一致ならば、制御パッ
ド３２へはＬｏｗ信号、制御パッド３３へはＨｉｇｈ信
号（Ａ＝０、Ｂ＝１）が入力され、半導体チップ５のみ
の試験が継続される（Ｓ１４）。そして、期待値が一致
すれば（Ｓ１４、PASS）、半導体チップ５は良品と判断
され試験を終了する（Ｓ１６）。一方、半導体チップ５
の期待値に不一致が生じたときには（Ｓ１４、FAIL）、
制御用パッド３２と３３に共にＬｏｗ信号（Ａ＝０、Ｂ
＝０）が入力され（Ｓ１５）、ウエハー試験用パッド２
９へは信号が伝播されない状態へ移行する（Ｓ１６）。

【００３０】従って、この制御回路方式では制御信号の
状態が第１の実施の形態とは異なるが、第１の実施の形
態に比べて試験時間が短縮されるという効果が得られ
る。しかも、第１の実施の形態に比べて制御回路が単純
化されているので、スクライブ線１９上に他の回路を設
けることも可能となる。

【００３１】以上述べた実施の形態は本発明を説明する
ための一例であり、本発明は、上記の実施の形態に限定
されるものではなく、発明の要旨の範囲で種々の変形が
可能である。例えば、期待値照合を行う制御回路は上記
の実施の形態以外の論理回路で構成することも出来る
し、期待値照合のための制御信号のパターンも上記以外
の様々な組み合わせを用いることが出来る。要するに、
半導体チップの試験用パッドや試験用回路配線及び制御
回路などをスクライブ線上に配置し、隣接する半導体チ
ップについて期待値照合を行いながら試験をする手段及
び方法であれば全て本発明の範囲に入ることは云うまで
もない。

【００３２】

【発明の効果】以上説明したように、本発明の半導体装
置によれば、半導体チップ領域以外のスクライブ線に半
導体チップ試験用の部品を配置しているので、半導体装
置の集積率を向上させることが出来る。さらに、高密度
な集積回路であっても試験用パッドやプローブピンを増
やす必要がないので、試験効率を向上させることが出来
る。また、期待値照合という本発明固有の試験方法によ
り、試験時間を大幅に短縮させることも出来る。したが
って、このような効果が相俟って、製造コストを低減し
た半導体装置を提供することが出来る。

【図面の簡単な説明】

【図１】 本発明の半導体装置の平面構成図。

【図２】 図１における半導体装置の、隣接する半導体
チップ間のスクライブ線付近の拡大図。

【図３】 第１の実施の形態に適用される、シーオブゲ
ートで構成される制御回路図。

【図４】 第２の実施の形態に適用される、シーオブゲ
ートで構成される制御回路図。

【図５】 第１の実施の形態の、ウエハーの試験手順の
流れを示すフローチャート。

【図６】 第２の実施の形態の、ウエハーの試験手順の
流れを示すフローチャート。

【図７】 従来の半導体装置のスクライブ線付近の拡大
図。

【符号の説明】

１〜９…半導体チップ、１０ー１〜１０ー４、２７、２
８、３２、３３…制御用パッド、１１、１２、３４…Ｉ
／Ｏ部、１３、１６…接続パターン、１４、１８…コン
トロール配線、１５、２２、２９、３５…ウエハー試験
用パッド、１７、２０…テスト用ピン、１９…スクライ
ブ線、２１…シーオブゲート、２３〜２６、３０、３１
…トランスファー回路

【手続補正書】

【提出日】平成１１年９月２７日（１９９９．９．２
７）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【請求項３】 前記制御手段は、論理回路で構成された
制御回路であり、前記制御信号は、Ｈｉｇｈ状態及びＬ
ｏｗ状態で定義される論理信号であることを特徴とする
請求項１又は請求項２記載の半導体装置。

【請求項４】 前記制御用パッドは、隣接する前記半導
体チップの各々の切断領域に、それぞれ２個ずつ配置さ
れていることを特徴とする請求項１乃至請求項３の何れ
か１項記載の半導体装置。

【請求項５】 半導体ウエハーに形成された複数の半導
体チップを一括して試験する半導体装置の試験方法にお
いて、 前記半導体チップの切断領域に、 隣接する半導体チップのテスト用ピンを接触させてプロ
ービングするためのウエハー試験用パッドと、 前記ウエハー試験用パッドに接続された前記半導体チッ
プの良否の判定を行う制御手段と、 前記制御手段を制御するための制御信号を入力する制御
用パッドとを備え、 前記制御用パッドに制御信号を入力する過程と、 前記制御手段が、前記制御信号に基づいて、１つの半導
体チップと、当該１つの半導体チップに接続されたウエ
ハー試験用パッド各々に接続された４個の半導体チップ
とからなる５個の半導体チップについて、一度に期待値
の照合試験を行う過程と、 前記制御手段が、前記期待値の一致、不一致に基づい
て、前記５個の半導体チップの良否の判定を行う過程
と、 を備えたことを特徴とする半導体装置の試験方法。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正内容】

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る半導体装置は、半導体ウエハーに形
成された複数の半導体チップを一括して試験することの
出来る半導体装置において、半導体チップの切断領域に
は、隣接する半導体チップのテスト用ピンを接触させて
プロービングするためのウエハー試験用パッドと、ウエ
ハー試験用パッドに接続された半導体チップの良否の判
定を行う制御手段と、制御手段を制御するための制御信
号を入力する制御用パッドとを備え、制御手段が、制御
用パッドに入力された制御信号に基づいて、１つの半導
体チップと、当該１つの半導体チップに接続されたウエ
ハー試験用パッド各々に接続された４個の半導体チップ
とからなる５個の半導体チップについて、一度に期待値
の照合試験を行い、期待値の一致、不一致に基づいて、
半導体チップの良否の判定を行うことを特徴とする。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正内容】

【０００８】請求項３に係る半導体装置は、請求項１ま
たは請求項２の半導体装置において、制御手段は、論理
回路で構成された制御回路であり、制御信号は、Ｈｉｇ
ｈ状態及びＬｏｗ状態で定義される論理信号であること
を特徴とする.。また、請求項４に係る発明は、請求項
１乃至請求項３の何れか１項記載の半導体装置におい
て、制御用パッドは、隣接する半導体チップの各々の切
断領域に、それぞれ２個ずつ配置されていることを特徴
とする。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】請求項５は、半導体ウエハーに形成された
複数の半導体チップを一括して試験する半導体装置の試
験方法であって、半導体チップの切断領域に、隣接する
半導体チップのテスト用ピンを接触させてプロービング
するためのウエハー試験用パッドと、ウエハー試験用パ
ッドに接続された半導体チップの良否の判定を行う制御
手段と、制御手段を制御するための制御信号を入力する
制御用パッドとを配置し、制御用パッドに制御信号を入
力する過程と、制御手段が、制御信号に基づいて、１つ
の半導体チップと、当該１つの半導体チップに接続され
たウエハー試験用パッド各々に接続された４個の半導体
チップとからなる５個の半導体チップについて、一度に
期待値の照合試験を行う過程と、制御手段が、期待値の
一致、不一致に基づいて、５個の半導体チップの良否の
判定を行う過程とを備えたことを特徴とする半導体装置
の試験方法である。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G003 AA10 AE06 AF06 AG04 AH01 AH02 AH04 4M106 AA01 AA02 AA08 AC02 AC05 AD02 BA01 BA14 CA70 DD10 DD30 5F038 BE05 BE07 CA04 CA05 CA10 CA13 DT02 DT04 DT10 DT15 DT17 EZ20

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体ウエハーに形成された複数の半導
   体チップを一括して試験することの出来る半導体装置に
   おいて、 前記半導体チップの切断領域は、 隣接する半導体チップのテスト用ピンを接触させてプロ
   ービングするためのウエハー試験用パッドと、 前記ウエハー試験用パッドに接続された前記半導体チッ
   プの良否の判定を行う制御手段と、 前記制御手段を制御するための制御信号を入力する制御
   用パッドとを備え、 前記制御手段が、前記制御用パッドに入力された制御信
   号に基づいて、前記ウエハー試験用パッドに隣接して接
   続された各々の前記半導体チップについて、期待値の照
   合試験を行い、前記期待値の一致、不一致に基づいて、
   前記半導体チップの良否の判定を行うことを特徴とする
   半導体装置。
2. 【請求項２】 前記制御手段は、予め設定されたプログ
   ラムに基づいて、前記制御用パッドに入力された制御信
   号により、前記ウエハー試験用パッドに隣接して接続さ
   れた各々の前記半導体チップについて、期待値の照合試
   験を行い、前記期待値の一致、不一致に基づいて、前記
   半導体チップの良否の判定を行うことを特徴とする請求
   項１記載の半導体装置。
3. 【請求項３】 前記制御手段は、中心の半導体チップ
   と、これに隣接する４個の半導体チップとを含め、１度
   に５個の半導体チップの良否判定試験を行うことを特徴
   とする請求項１または請求項２記載の半導体装置。
4. 【請求項４】 前記制御手段は、論理回路で構成された
   制御回路であり、前記制御信号は、Ｈｉｇｈ信号及びＬ
   ｏｗ信号で定義される論理信号であることを特徴とする
   請求項１〜請求項３の何れか１項記載の半導体装置。
5. 【請求項５】 前記制御用パッドは、隣接する前記半導
   体チップの各々の切断領域に、それぞれ２個ずつ配置さ
   れていることを特徴とする請求項１〜請求項４の何れか
   １項記載の半導体装置。
6. 【請求項６】 半導体ウエハーに形成された複数の半導
   体チップを一括して試験する半導体装置の試験方法にお
   いて、 前記半導体チップの切断領域に、 隣接する半導体チップのテスト用ピンを接触させてプロ
   ービングするためのウエハー試験用パッドと、 前記ウエハー試験用パッドに接続された前記半導体チッ
   プの良否の判定を行う制御手段と、 前記制御手段を制御するための制御信号を入力する制御
   用パッドとを備え、 前記制御用パッドに制御信号を入力する過程と、 前記制御手段が、前記制御信号に基づいて、前記ウエハ
   ー試験用パッドに隣接して接続された各々の前記半導体
   チップについて、期待値の照合試験を行う過程と、 前記制御手段が、前記期待値の一致、不一致に基づい
   て、前記半導体チップの良否の判定を行う過程と、 を備えたことを特徴とする半導体装置の試験方法。