JPH0572296A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0572296A JPH0572296A JP3259892A JP25989291A JPH0572296A JP H0572296 A JPH0572296 A JP H0572296A JP 3259892 A JP3259892 A JP 3259892A JP 25989291 A JP25989291 A JP 25989291A JP H0572296 A JPH0572296 A JP H0572296A
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- Japan
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- output
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- Pending
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 ＳＯＰ，ＱＦＰ等のタイプのＬＳＩが搭載さ
れたパッケージを検査する場合、膨大なテストパターン
の作成を不要とし、しかも膨大な工数が短縮される。 【構成】 内部デバイスロジック以外にパッケージ上で
の検査のためにパラレル入力シフトレジスタ１１と、パ
ラレル出力シフトレジスタ１２及びセレクタ回路１３が
付加される。 【効果】 本半導体集積回路がパッケージ上に搭載され
た場合のパッケージ検査は、最少のテストパターンで半
田無し、半田ブリッジ等の製造不良をインサーキットテ
スタにてチェック可能である。
れたパッケージを検査する場合、膨大なテストパターン
の作成を不要とし、しかも膨大な工数が短縮される。 【構成】 内部デバイスロジック以外にパッケージ上で
の検査のためにパラレル入力シフトレジスタ１１と、パ
ラレル出力シフトレジスタ１２及びセレクタ回路１３が
付加される。 【効果】 本半導体集積回路がパッケージ上に搭載され
た場合のパッケージ検査は、最少のテストパターンで半
田無し、半田ブリッジ等の製造不良をインサーキットテ
スタにてチェック可能である。
Description
【０００１】
【産業上の利用分野】本発明は、大規模半導体集積回路
に関し、特にパッケージ上に搭載された被試験パッケー
ジを検査するのに適した半導体集積回路に関する。
に関し、特にパッケージ上に搭載された被試験パッケー
ジを検査するのに適した半導体集積回路に関する。
【０００２】
【従来の技術】印刷配線基板に電子部品を搭載して接続
したパッケージを試験する手段として、コンビネーショ
ンテスト方法がある。コンビネーションテスト方法と
は、インサーキットテストとファンクションテストとを
組み合わせたものである。
したパッケージを試験する手段として、コンビネーショ
ンテスト方法がある。コンビネーションテスト方法と
は、インサーキットテストとファンクションテストとを
組み合わせたものである。
【０００３】インサーキットテストは図２（ｂ）に示す
ように、試験される論理ＩＣ８ａの入力端子および出力
端子にテストプローブピン５を接触させ、その前段に接
続される論理ＩＣ８ｂの出力状態の如何にかかわらず
に、パッケージ試験機２に設けた低インピーダンスのド
ライバ回路６から短時間強制的に電流を注入し、論理Ｉ
Ｃ８ａの真理値テストの入力条件を満足させ、センサ回
路７で論理ＩＣ８ａの出力をチェックする方法である。
ように、試験される論理ＩＣ８ａの入力端子および出力
端子にテストプローブピン５を接触させ、その前段に接
続される論理ＩＣ８ｂの出力状態の如何にかかわらず
に、パッケージ試験機２に設けた低インピーダンスのド
ライバ回路６から短時間強制的に電流を注入し、論理Ｉ
Ｃ８ａの真理値テストの入力条件を満足させ、センサ回
路７で論理ＩＣ８ａの出力をチェックする方法である。
【０００４】また、ファンクションテストとは、被試験
パッケージの入力端子に数百または数千パターンの論理
信号を印加し、被試験パッケージの出力される出力パタ
ーンの真理値をチェックする方法である。インサーキッ
トテストは電子部品個々に試験するのに対し、ファンク
ションテストは被試験パッケージ全体の機能を試験する
方法である。
パッケージの入力端子に数百または数千パターンの論理
信号を印加し、被試験パッケージの出力される出力パタ
ーンの真理値をチェックする方法である。インサーキッ
トテストは電子部品個々に試験するのに対し、ファンク
ションテストは被試験パッケージ全体の機能を試験する
方法である。
【０００５】近年、パッケージに搭載されるＩＣの集積
度が大規模（ＬＳＩ）になり、ＩＣの形状もデュアルタ
イプからＳＯＰ、ＱＦＰ等のタイプが搭載されるように
なっている。図２（ａ）が代表例のＬＳＩである。図２
（ａ）において、２０は入力ピン、２１は出力ピン、３
０は内部デバイスロジックである。
度が大規模（ＬＳＩ）になり、ＩＣの形状もデュアルタ
イプからＳＯＰ、ＱＦＰ等のタイプが搭載されるように
なっている。図２（ａ）が代表例のＬＳＩである。図２
（ａ）において、２０は入力ピン、２１は出力ピン、３
０は内部デバイスロジックである。
【０００６】被試験パッケージにＱＦＰ等のＬＳＩが複
数個搭載されると、製造段階での不良（例えば、半田無
し、半田ブリッジ、部品相違等）をチェックするのに対
しＬＳＩ個々を試験するインサーキットテスタでは膨大
なテストパターンが必要となり、前段のＬＳＩを破損し
かねない。
数個搭載されると、製造段階での不良（例えば、半田無
し、半田ブリッジ、部品相違等）をチェックするのに対
しＬＳＩ個々を試験するインサーキットテスタでは膨大
なテストパターンが必要となり、前段のＬＳＩを破損し
かねない。
【０００７】また、ファンクションテストを行うには、
テストパターンを作成するのに膨大な工数が必要とな
る。
テストパターンを作成するのに膨大な工数が必要とな
る。
【０００８】
【発明が解決しようとする課題】上述したように、被試
験パッケージにＱＦＰ等のＬＳＩが複数個搭載される
と、半田無し、半田ブリッジ等の製造不良を検出するの
に、インサーキットテストやファンクションテストを行
うことが難しくなっている。
験パッケージにＱＦＰ等のＬＳＩが複数個搭載される
と、半田無し、半田ブリッジ等の製造不良を検出するの
に、インサーキットテストやファンクションテストを行
うことが難しくなっている。
【０００９】従って、製造不良を検出するのに目視検査
に充分な時間を要するという欠点を有している。
に充分な時間を要するという欠点を有している。
【００１０】本発明の目的は、目視検査での時間を大幅
に短縮した半導体集積回路を提供することにある。
に短縮した半導体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体集積回路においては、複数の電
子回路の機能を有する内部デバイスロジック入出力側に
リード線を介して接続される入力及び出力ピンを備える
半導体集積回路であって、前記入力ピンに接続されるパ
ラレル入力シフトレジスタと、前記内部デバイスロジッ
クの出力側に一方の入力側が接続されるセレクタ回路
と、前記セレクタ回路の他方の入力側に接続されるパラ
レル出力シフトレジスタと、前記セレクタ回路の出力側
に接続される前記出力ピンと、前記パラレル入力シフト
レジスタ及び前記パラレル出力シフトレジスタのクロッ
ク入力に接続されるテスト用クロック入力ピンと、セレ
クタ回路の切り替え入力に接続されるセレクト入力ピン
とを有するものである。
め、本発明に係る半導体集積回路においては、複数の電
子回路の機能を有する内部デバイスロジック入出力側に
リード線を介して接続される入力及び出力ピンを備える
半導体集積回路であって、前記入力ピンに接続されるパ
ラレル入力シフトレジスタと、前記内部デバイスロジッ
クの出力側に一方の入力側が接続されるセレクタ回路
と、前記セレクタ回路の他方の入力側に接続されるパラ
レル出力シフトレジスタと、前記セレクタ回路の出力側
に接続される前記出力ピンと、前記パラレル入力シフト
レジスタ及び前記パラレル出力シフトレジスタのクロッ
ク入力に接続されるテスト用クロック入力ピンと、セレ
クタ回路の切り替え入力に接続されるセレクト入力ピン
とを有するものである。
【００１２】また、前記パラレル入力シフトレジスタの
出力は次段のパラレル入力シフトレジスタの入力側（シ
リアル入力）に順次接続され、最終段のパラレル入力シ
フトレジスタの出力は初段のパラレル出力シフトレジス
タの入力側（データ入力）に接続されているものであ
る。
出力は次段のパラレル入力シフトレジスタの入力側（シ
リアル入力）に順次接続され、最終段のパラレル入力シ
フトレジスタの出力は初段のパラレル出力シフトレジス
タの入力側（データ入力）に接続されているものであ
る。
【００１３】また、前記パラレル出力シフトレジスタの
出力は、セレクタ回路の入力の片側に接続されると共に
次段のパラレル出力シフトレジスタの入力側（データ入
力）に順次接続されているものである。
出力は、セレクタ回路の入力の片側に接続されると共に
次段のパラレル出力シフトレジスタの入力側（データ入
力）に順次接続されているものである。
【００１４】
【作用】図１に示すように、内部デバイスロジック以外
にパッケージ上での検査のためにパラレル入力シフトレ
ジスタ１１と、パラレル出力シフトレジスタ１２及びセ
レクタ回路１３が付加される。
にパッケージ上での検査のためにパラレル入力シフトレ
ジスタ１１と、パラレル出力シフトレジスタ１２及びセ
レクタ回路１３が付加される。
【００１５】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１６】図１は、本発明の一実施例を示したブロッ
ク図である。
ク図である。
【００１７】図１において、半導体集積回路１のテスト
用以外の全ての入力ピン２０は、本来のＬＳＩの機能を
有する内部デバイスロジック３０の入力側にリード線を
介して接続され、更にパラレル入力シフトレジスタ１１
の入力側（データ入力）に接続されている。
用以外の全ての入力ピン２０は、本来のＬＳＩの機能を
有する内部デバイスロジック３０の入力側にリード線を
介して接続され、更にパラレル入力シフトレジスタ１１
の入力側（データ入力）に接続されている。
【００１８】また、全ての出力ピン２１は、セレクタ回
路１３の出力側にリード線を介して接続され、セレクタ
回路１３の２入力は前記内部デバイスロジック３０の出
力側とパラレル出力シフトレジスタ１２の出力側に接続
され、それぞれのセレクタ回路１３の出力はセレクト入
力ピン１５により制御される。
路１３の出力側にリード線を介して接続され、セレクタ
回路１３の２入力は前記内部デバイスロジック３０の出
力側とパラレル出力シフトレジスタ１２の出力側に接続
され、それぞれのセレクタ回路１３の出力はセレクト入
力ピン１５により制御される。
【００１９】更に、パラレル入力シフトレジスタ１１の
出力は次段のパラレル入力シフトレジスタ１１の入力側
（シリアル入力）に順次接続され、最終段のパラレル入
力シフトレジスタ１１の出力は初段のパラレル出力シフ
トレジスタ１２の入力側（データ入力）に接続される。
出力は次段のパラレル入力シフトレジスタ１１の入力側
（シリアル入力）に順次接続され、最終段のパラレル入
力シフトレジスタ１１の出力は初段のパラレル出力シフ
トレジスタ１２の入力側（データ入力）に接続される。
【００２０】パラレル出力シフトレジスタ１２の出力
は、セレクタ回路１３の入力の片側に接続されると共に
次段のパラレル出力シフトレジスタ１２の入力側（デー
タ入力）に順次接続される。全てのシフトレジスタ１
１、１２のクロック入力はテスト用クロック入力ピン１
４に接続されている。
は、セレクタ回路１３の入力の片側に接続されると共に
次段のパラレル出力シフトレジスタ１２の入力側（デー
タ入力）に順次接続される。全てのシフトレジスタ１
１、１２のクロック入力はテスト用クロック入力ピン１
４に接続されている。
【００２１】次に、半導体集積回路１がパッケージ上に
搭載された場合におけるインサーキットテスタでの検査
方法について述べる。半導体集積回路１の入出力ピン２
０、２１とテストクロック入力ピン１４及びセレクト入
力ピン１５にテストプローブピン５を接触（基板上のス
ルーホール等を含む）させ、入力１４、１５、２０、２
１がパッケージ試験機２のドライバ回路６に接続され
る。
搭載された場合におけるインサーキットテスタでの検査
方法について述べる。半導体集積回路１の入出力ピン２
０、２１とテストクロック入力ピン１４及びセレクト入
力ピン１５にテストプローブピン５を接触（基板上のス
ルーホール等を含む）させ、入力１４、１５、２０、２
１がパッケージ試験機２のドライバ回路６に接続され
る。
【００２２】また、出力ピン２１もテストプローブピン
５を介してパッケージ試験機２のセンサ回路７に接続さ
れる。半導体集積回路１のインサーキットテスタでの検
査は予めセレクト入力ピン１５をロウレベルにして、セ
レクタ回路１３の出力がパラレル出力シフトレジスタ１
２の出力を選択され、入力ピン２０に任意の真理値入力
をドライバ回路６より印加し、テスト用クロック入力ピ
ン１４よりドライバ回路６を通して順次シフトレジスタ
１１、１２にクロック信号を順次印加する。
５を介してパッケージ試験機２のセンサ回路７に接続さ
れる。半導体集積回路１のインサーキットテスタでの検
査は予めセレクト入力ピン１５をロウレベルにして、セ
レクタ回路１３の出力がパラレル出力シフトレジスタ１
２の出力を選択され、入力ピン２０に任意の真理値入力
をドライバ回路６より印加し、テスト用クロック入力ピ
ン１４よりドライバ回路６を通して順次シフトレジスタ
１１、１２にクロック信号を順次印加する。
【００２３】以上の入力を印加後、出力端子２１をパッ
ケージ試験機２のセンサ回路７にて真理値をチェックす
る。
ケージ試験機２のセンサ回路７にて真理値をチェックす
る。
【００２４】また、半導体集積回路１を搭載したパッケ
ージとしての機能は、半導体集積回路１のセレクト入力
ピン１５がオープン（ハイレベル）になり、出力ピン２
１がＬＳＩとしての機能を有する内部デバイスロジック
３０の出力側に接続され、試験用回路を無視できる。
ージとしての機能は、半導体集積回路１のセレクト入力
ピン１５がオープン（ハイレベル）になり、出力ピン２
１がＬＳＩとしての機能を有する内部デバイスロジック
３０の出力側に接続され、試験用回路を無視できる。
【００２５】
【発明の効果】以上説明したように本発明の半導体集積
回路をパッケージに搭載することにより、半田無し、半
田ブリッジ等の製造不良をインサーキットテスタにて検
出することができ、しかもテストパターンが最小限にな
り、テストプログラム開発時間が大幅に短縮可能にな
り、目視検査での時間が大幅に短縮される。
回路をパッケージに搭載することにより、半田無し、半
田ブリッジ等の製造不良をインサーキットテスタにて検
出することができ、しかもテストパターンが最小限にな
り、テストプログラム開発時間が大幅に短縮可能にな
り、目視検査での時間が大幅に短縮される。
【図１】本発明に係る半導体集積回路の一実施例を示す
ブロック図である。
ブロック図である。
【図２】（ａ）は、従来の半導体集積回路を示すブロッ
ク図、（ｂ）は、パッケージ検査方法を示す図である。
ク図、（ｂ）は、パッケージ検査方法を示す図である。
１ 半導体集積回路 １１ パラレル入力シフトレジスタ １２ パラレル出力シフトレジスタ １３ セレクタ回路 １４ テスト用クロック入力ピン １５ セレクト入力ピン
Claims (3)
- 【請求項１】 複数の電子回路の機能を有する内部デバ
イスロジック入出力側にリード線を介して接続される入
力及び出力ピンを備える半導体集積回路であって、 前記入力ピンに接続されるパラレル入力シフトレジスタ
と、 前記内部デバイスロジックの出力側に一方の入力側が接
続されるセレクタ回路と、 前記セレクタ回路の他方の入力側に接続されるパラレル
出力シフトレジスタと、 前記セレクタ回路の出力側に接続される前記出力ピン
と、 前記パラレル入力シフトレジスタ及び前記パラレル出力
シフトレジスタのクロック入力に接続されるテスト用ク
ロック入力ピンと、 セレクタ回路の切り替え入力に接続されるセレクト入力
ピンとを有することを特徴とする半導体集積回路。 - 【請求項２】 前記パラレル入力シフトレジスタの出力
は次段のパラレル入力シフトレジスタの入力側（シリア
ル入力）に順次接続され、最終段のパラレル入力シフト
レジスタの出力は初段のパラレル出力シフトレジスタの
入力側（データ入力）に接続されていることを特徴とす
る請求項１に記載の半導体集積回路。 - 【請求項３】 前記パラレル出力シフトレジスタの出力
は、セレクタ回路の入力の片側に接続されると共に次段
のパラレル出力シフトレジスタの入力側（データ入力）
に順次接続されていることを特徴とする請求項１に記載
の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259892A JPH0572296A (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259892A JPH0572296A (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0572296A true JPH0572296A (ja) | 1993-03-23 |
Family
ID=17340390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3259892A Pending JPH0572296A (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0572296A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112345925A (zh) * | 2020-10-30 | 2021-02-09 | 上海兆芯集成电路有限公司 | 扫描链控制电路 |
| CN116184857A (zh) * | 2023-02-20 | 2023-05-30 | 深圳市鼎芯科技电子有限公司 | 一种微控制器的单线仿真装置 |
-
1991
- 1991-09-11 JP JP3259892A patent/JPH0572296A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112345925A (zh) * | 2020-10-30 | 2021-02-09 | 上海兆芯集成电路有限公司 | 扫描链控制电路 |
| CN112345925B (zh) * | 2020-10-30 | 2024-05-24 | 格兰菲智能科技有限公司 | 扫描链控制电路 |
| CN116184857A (zh) * | 2023-02-20 | 2023-05-30 | 深圳市鼎芯科技电子有限公司 | 一种微控制器的单线仿真装置 |
| CN116184857B (zh) * | 2023-02-20 | 2024-02-13 | 深圳市鼎芯科技电子有限公司 | 一种微控制器的单线仿真装置 |
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