JP3086226B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3086226B2 JP3086226B2 JP01151692A JP15169289A JP3086226B2 JP 3086226 B2 JP3086226 B2 JP 3086226B2 JP 01151692 A JP01151692 A JP 01151692A JP 15169289 A JP15169289 A JP 15169289A JP 3086226 B2 JP3086226 B2 JP 3086226B2
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- JP
- Japan
- Prior art keywords
- logic
- logic circuit
- input
- semiconductor device
- delay measurement
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 前記遅延測定用の論理回路は遅延測定用の論理素子を
従続接続して構成され前記入出力領域に配置されてなる
ことを特徴とする半導体装置。な説明】 ［産業上の利用分野］ 本発明は半導体集積回路の遅延測定を行なう論理回路
を実現する半導体装置に関するものである。
従続接続して構成され前記入出力領域に配置されてなる
ことを特徴とする半導体装置。な説明】 ［産業上の利用分野］ 本発明は半導体集積回路の遅延測定を行なう論理回路
を実現する半導体装置に関するものである。
［従来の技術］ 半導体集積回路の高速動作化に対して、本集積回路の
出荷検査を使用動作と同一条件で行なう事は、検査装置
・環境の上からも困難なものである。その為、実動作試
験の置換方法として一般的に、動作確認は実使用より低
速の動作にて行なう方法、動作電圧より低い電源電圧の
動作にて行なう方法が用いられ、動作速度保障は同一半
導体装置内で実現された遅延測定用の論理回路の遅延値
を測定して行なわれている。従来の本遅延測定用の論理
回路は、集積回路が実現せんとする論理の中に組み込ま
れていた。具体的には第２図に示す回路の様に、遅延測
定用の論理回路ブロック112を論理を実現せんとする通
常の論理回路ブロック108と並列に配置し、回路選択信
号117により入力信号115を信号処理ブロック113又は114
にて選択可能なものに設計していた。この場合通常状態
ではブロック108が選択され能動状態、ブロック112が非
能動状態となり、遅延測定時にはブロック112が選択さ
れ能動状態、ブロック108が非能動状態となっていた。
これら遅延測定用の論理ブロックの半導体装置上での実
現は、第３図に示す様に、内部領域102に配置され、内
部領域の他の論理回路を接続するのと同一の手段により
配線されていた。
出荷検査を使用動作と同一条件で行なう事は、検査装置
・環境の上からも困難なものである。その為、実動作試
験の置換方法として一般的に、動作確認は実使用より低
速の動作にて行なう方法、動作電圧より低い電源電圧の
動作にて行なう方法が用いられ、動作速度保障は同一半
導体装置内で実現された遅延測定用の論理回路の遅延値
を測定して行なわれている。従来の本遅延測定用の論理
回路は、集積回路が実現せんとする論理の中に組み込ま
れていた。具体的には第２図に示す回路の様に、遅延測
定用の論理回路ブロック112を論理を実現せんとする通
常の論理回路ブロック108と並列に配置し、回路選択信
号117により入力信号115を信号処理ブロック113又は114
にて選択可能なものに設計していた。この場合通常状態
ではブロック108が選択され能動状態、ブロック112が非
能動状態となり、遅延測定時にはブロック112が選択さ
れ能動状態、ブロック108が非能動状態となっていた。
これら遅延測定用の論理ブロックの半導体装置上での実
現は、第３図に示す様に、内部領域102に配置され、内
部領域の他の論理回路を接続するのと同一の手段により
配線されていた。
［発明が解決しようとする課題］ 従来の遅延測定用の論理回路は、本来の実現しようと
する論理とは無関係な特性保障用の論理を内部領域に配
置配線せねばならない為、論理回路規模の増加により半
導体装置の領域拡大となっていた。
する論理とは無関係な特性保障用の論理を内部領域に配
置配線せねばならない為、論理回路規模の増加により半
導体装置の領域拡大となっていた。
また、一般に遅延測定用の論理回路の半導体装置上で
の実現が配置不定のものであり、配線経路の違いにより
同一遅延測定用の論理回路を有する同一回路規模の半導
体装置に於いても遅延値が異なる不安定要素を有してい
た。
の実現が配置不定のものであり、配線経路の違いにより
同一遅延測定用の論理回路を有する同一回路規模の半導
体装置に於いても遅延値が異なる不安定要素を有してい
た。
そこで本発明は以上の欠点を除去し、絶対遅延値とし
て配線経路の影響を最少とし安定した特性を有するとと
もに、内部領域内に論理を含まない遅延測定用の論理回
路を提供する事を目的とする。
て配線経路の影響を最少とし安定した特性を有するとと
もに、内部領域内に論理を含まない遅延測定用の論理回
路を提供する事を目的とする。
［課題を解決するための手段］ 本発明の半導体装置は、論理回路ブロックを配置する
ための論理領域と、入出力回路を配置するための入出力
領域とを有する半導体装置において、 入力端子からの信号を前記論理回路ブロックと遅延測
定用の論理回路に選択的に出力する入力信号処理手段と
前記論理回路ブロック及び前記遅延測定用の論理回路か
らの信号を出力端子に選択的に出力する出力信号処理手
段を前記論理領域に配置し、 前記遅延測定用の論理回路は遅延測定用の論理素子を
従続接続して構成され前記入出力領域に配置されてなる
ことを特徴とする。
ための論理領域と、入出力回路を配置するための入出力
領域とを有する半導体装置において、 入力端子からの信号を前記論理回路ブロックと遅延測
定用の論理回路に選択的に出力する入力信号処理手段と
前記論理回路ブロック及び前記遅延測定用の論理回路か
らの信号を出力端子に選択的に出力する出力信号処理手
段を前記論理領域に配置し、 前記遅延測定用の論理回路は遅延測定用の論理素子を
従続接続して構成され前記入出力領域に配置されてなる
ことを特徴とする。
［実施例］ 本発明の半導体装置は基本的には第１図に示される構
成をしている。入出力領域内の同一方向に遅延測定用の
論理ブロック112を実現する半導体素子を規定位置に配
置し、それらを内部領域もしくは入出力領域の半導体素
子と接続するのと同一の手段でそれぞれ接続する。入力
端子104より入った信号は、入力信号処理ブロック113に
て選択され、遅延測定用半導体素子109〜111よりなる遅
延測定用の論理回路ブロック112に入力する。半導体素
子を接続する手段により接続し、遅延評価用の信号を伝
播する。その後遅延評価用の論理回路内の処理が終了し
た信号は、出力信号処理ブロック114にて選択され、出
力端子106にて外部に出力される。従って遅延測定は回
路選択信号にて遅延回路ブロックが選択された時、入力
端子104より入力した波形を出力端子105にて解析し、そ
の遅れを評価する事により実施される本発明は一実施例
であり入力または出力の信号処理ブロックを有さず直接
入出力端子に接続されるものについても同様の効果が期
待出来、有効である。
成をしている。入出力領域内の同一方向に遅延測定用の
論理ブロック112を実現する半導体素子を規定位置に配
置し、それらを内部領域もしくは入出力領域の半導体素
子と接続するのと同一の手段でそれぞれ接続する。入力
端子104より入った信号は、入力信号処理ブロック113に
て選択され、遅延測定用半導体素子109〜111よりなる遅
延測定用の論理回路ブロック112に入力する。半導体素
子を接続する手段により接続し、遅延評価用の信号を伝
播する。その後遅延評価用の論理回路内の処理が終了し
た信号は、出力信号処理ブロック114にて選択され、出
力端子106にて外部に出力される。従って遅延測定は回
路選択信号にて遅延回路ブロックが選択された時、入力
端子104より入力した波形を出力端子105にて解析し、そ
の遅れを評価する事により実施される本発明は一実施例
であり入力または出力の信号処理ブロックを有さず直接
入出力端子に接続されるものについても同様の効果が期
待出来、有効である。
［発明の効果］ 本発明によれば、遅延測定用の論理回路が内部領域に
存在しないため、論理規模の増加による半導体装置の領
域拡大とならず、同一回路規模の遅延値が固定となる安
定した遅延測定用の論理回路を有し、更に、出力端子の
外に接続する外部回路などの外的変動要因が遅延値に影
響されることなく半導体装置の正しい遅延評価が可能と
なる。
存在しないため、論理規模の増加による半導体装置の領
域拡大とならず、同一回路規模の遅延値が固定となる安
定した遅延測定用の論理回路を有し、更に、出力端子の
外に接続する外部回路などの外的変動要因が遅延値に影
響されることなく半導体装置の正しい遅延評価が可能と
なる。
第１図は本発明の半導体装置を示す平面図。第２図は従
来の半導体装置を示す等価回路図。第３図は従来の半導
体装置を示す平面図。 101……入出力領域 102……論理領域 104,106,107……入力又は出力端子 108……通常の論理回路ブロック 109,110,111……遅延測定用半導体素子 112……遅延測定用論理回路ブロック 113,114……信号処理ブロック 115……入力信号 116……出力信号 117……回路選択信号
来の半導体装置を示す等価回路図。第３図は従来の半導
体装置を示す平面図。 101……入出力領域 102……論理領域 104,106,107……入力又は出力端子 108……通常の論理回路ブロック 109,110,111……遅延測定用半導体素子 112……遅延測定用論理回路ブロック 113,114……信号処理ブロック 115……入力信号 116……出力信号 117……回路選択信号
Claims (1)
- 【請求項１】論理回路ブロックを配置するための論理領
域と、入出力回路を配置するための入出力領域とを有す
る半導体装置において、 入力端子からの信号を前記論理回路ブロックと遅延測定
用の論理回路に選択的に出力する入力信号処理手段と前
記論理回路ブロック及び前記遅延測定用の論理回路から
の信号を出力端子に選択的に出力する出力信号処理手段
を前記論理領域に配置し、 前記遅延測定用の論理回路は遅延測定用の論理素子を従
続接続して構成され前記入出力領域に配置されてなるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01151692A JP3086226B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01151692A JP3086226B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0317576A JPH0317576A (ja) | 1991-01-25 |
| JP3086226B2 true JP3086226B2 (ja) | 2000-09-11 |
Family
ID=15524182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01151692A Expired - Lifetime JP3086226B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3086226B2 (ja) |
-
1989
- 1989-06-14 JP JP01151692A patent/JP3086226B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0317576A (ja) | 1991-01-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080707 Year of fee payment: 8 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090707 Year of fee payment: 9 |
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| EXPY | Cancellation because of completion of term |