JPH0317576A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0317576A JPH0317576A JP1151692A JP15169289A JPH0317576A JP H0317576 A JPH0317576 A JP H0317576A JP 1151692 A JP1151692 A JP 1151692A JP 15169289 A JP15169289 A JP 15169289A JP H0317576 A JPH0317576 A JP H0317576A
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- JP
- Japan
- Prior art keywords
- delay
- circuit
- input
- output
- signal
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- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000012545 processing Methods 0.000 claims abstract description 9
- 238000005259 measurement Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims 1
- 238000011156 evaluation Methods 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体集積回路の遅延測定を行なう論理回路を
実現する半導体装置に関するものである。
実現する半導体装置に関するものである。
［従来の技術］
半導体集積回路の高速動作化に対して、本集積回路の出
荷検査を使用動作と同一条件で行なう事は、検査装置・
環境の上からも困難なものであるその為、実動作試験の
置換方法として一般的に、動作確認は実使用より低速の
動作にて行なう方法、動作電圧より低い電源電圧の動作
にて行なう方法が用いられ、動作速度保障は同一半導体
装置内で実現された遅延測定用の論理回路の遅延値を測
定して行なわれている。従来の本遅延測定用の論理回路
は、集積回路が実現せんとする論理の中に組み込まれて
いた。具体的には第２図に示す回路の様に、遅延測定用
の論理回路ブロック１１７を論理を実現せんとする通常
の論理回路ブロック１０８と並列に配置し、回路選択信
号１１７により入力信号１１５を信号処理ブロック１１
５又は１１４にて選択可能なものに設計していた。この
場合通常状態ではブロック１０８が選択され能動状態、
ブロック１１２が非能動状態となり、遅延測定時にはブ
ロック１１２が選択され能動状態、ブロック１０８が非
能動状態となっていた。これら遅延測定用の論理ブロッ
クの半導体装置上での実現は、第３図に示す様に、内部
領域１０２に配置され、内部領域の他の論理回路を接続
するのと同一の手段により配線されていた。
荷検査を使用動作と同一条件で行なう事は、検査装置・
環境の上からも困難なものであるその為、実動作試験の
置換方法として一般的に、動作確認は実使用より低速の
動作にて行なう方法、動作電圧より低い電源電圧の動作
にて行なう方法が用いられ、動作速度保障は同一半導体
装置内で実現された遅延測定用の論理回路の遅延値を測
定して行なわれている。従来の本遅延測定用の論理回路
は、集積回路が実現せんとする論理の中に組み込まれて
いた。具体的には第２図に示す回路の様に、遅延測定用
の論理回路ブロック１１７を論理を実現せんとする通常
の論理回路ブロック１０８と並列に配置し、回路選択信
号１１７により入力信号１１５を信号処理ブロック１１
５又は１１４にて選択可能なものに設計していた。この
場合通常状態ではブロック１０８が選択され能動状態、
ブロック１１２が非能動状態となり、遅延測定時にはブ
ロック１１２が選択され能動状態、ブロック１０８が非
能動状態となっていた。これら遅延測定用の論理ブロッ
クの半導体装置上での実現は、第３図に示す様に、内部
領域１０２に配置され、内部領域の他の論理回路を接続
するのと同一の手段により配線されていた。
［発明が解決しようとする課題コ
従米の遅延測定用の論理回路は、本来の実現しようとす
る論理とは無関係な特性保障用の論理を内部領域に配置
配線せねばならない為、論理回路規模の増加により半導
体装置の領域拡大となっていた。
る論理とは無関係な特性保障用の論理を内部領域に配置
配線せねばならない為、論理回路規模の増加により半導
体装置の領域拡大となっていた。
また、一般に遅延測定用の論理回路の半導体装置上での
実現が配置不定のものであり、配線経路の違いにより同
一遅延測定用の論理回路を有する同一回路規模の半導体
装置に於いても遅延値が異なる不安定要素を有していた
。
実現が配置不定のものであり、配線経路の違いにより同
一遅延測定用の論理回路を有する同一回路規模の半導体
装置に於いても遅延値が異なる不安定要素を有していた
。
そこで本発明は以上の欠点を除去し、絶対遅延値として
配線経路の影響を最少とし安定した特性を有するととも
に、内部領．域内に論理を含まない遅延測定用の論理回
路を提供する事を目的とする［課題を解決するための手
段］ 本発明の遅延測定用の論理回路の構成は、入出力領域に
於いて内部領域からの入力信号を受け、本来実現せんと
する論理回゛路とは分離独立した遅延測定用の論理回路
を入出力領域内の固定された位置に配置し、出力信号を
内部領域へ出力もしくは入出力領域の出力端子に接続す
る事を特徴とする。
配線経路の影響を最少とし安定した特性を有するととも
に、内部領．域内に論理を含まない遅延測定用の論理回
路を提供する事を目的とする［課題を解決するための手
段］ 本発明の遅延測定用の論理回路の構成は、入出力領域に
於いて内部領域からの入力信号を受け、本来実現せんと
する論理回゛路とは分離独立した遅延測定用の論理回路
を入出力領域内の固定された位置に配置し、出力信号を
内部領域へ出力もしくは入出力領域の出力端子に接続す
る事を特徴とする。
［実施例コ
本発明の半導体装置は基本的には第１図に示される構成
をしている。入出力領域内の同一方向に遅延測定用の論
理プロック１１２を実現する半導体素子を規定位置に配
置し、それらな内部領域もしくは入出力領域の半導体素
子と接続するのと同一の手段でそれぞれ接続する。入力
端子１０４より入った信号は、入力信号処理ブロック１
１５にて選択され遅延測定用の論理回路ブロック１１２
に入力する。半導体素子を接続する手段により接続し、
遅延評価用の信号を伝播する。その後遅延評価用の論理
回路内の処理が終了した信号は、出力信号処理ブロック
１１４にて選択され、出力端子１０６にて外部に出力さ
れる。従って遅延測定は回路選択信号にて遅延回路ブロ
ックが選択された時、入力端子１０４より入力した波形
を出力端子１０５にて解析し、その遅れを評価する事に
より実施される本発明は一実施例であり入力または出力
の信号処理ブロックを有さず直接入出力端子に接続され
るものについても同様の効果が期待出来、有効である。
をしている。入出力領域内の同一方向に遅延測定用の論
理プロック１１２を実現する半導体素子を規定位置に配
置し、それらな内部領域もしくは入出力領域の半導体素
子と接続するのと同一の手段でそれぞれ接続する。入力
端子１０４より入った信号は、入力信号処理ブロック１
１５にて選択され遅延測定用の論理回路ブロック１１２
に入力する。半導体素子を接続する手段により接続し、
遅延評価用の信号を伝播する。その後遅延評価用の論理
回路内の処理が終了した信号は、出力信号処理ブロック
１１４にて選択され、出力端子１０６にて外部に出力さ
れる。従って遅延測定は回路選択信号にて遅延回路ブロ
ックが選択された時、入力端子１０４より入力した波形
を出力端子１０５にて解析し、その遅れを評価する事に
より実施される本発明は一実施例であり入力または出力
の信号処理ブロックを有さず直接入出力端子に接続され
るものについても同様の効果が期待出来、有効である。
［発明の効果］
以上の発明によれば遅延測定用の論理回路が内部領域に
存在せず、論理規模の増加による半導体装置の領域拡大
とならず、同一回路規模の遅延値が固定となる安定した
遅延測定用の論理回路を有する半導体装置を実現できる
。
存在せず、論理規模の増加による半導体装置の領域拡大
とならず、同一回路規模の遅延値が固定となる安定した
遅延測定用の論理回路を有する半導体装置を実現できる
。
第１図は本発明の半導体装置を示す平面図。第２図は従
来の半導体装置を示す等価回路図。第３図は従来の半導
体装置を示す平面図。 １０１・・・・・・・・・入出力領域 １０２・・・・・・・・・論理領域 １０４，１０６，１０７・・・・・・・・・入力又は出
力端子 １０８・・・・・・・・・通常の論理回路プロソク１０
９，１１０，１１１・・・・・・・・・遅延測定用半導
体素子 １１２・・・・・・・・・遅延測定用論埋回路ブロック
１１５，１１４・・・・・・・・・信号処理ブロック１
１５・・・・・・・・・入力信号 １１６・・・・・・・・・出力信号 １１７・・・・・・・・・回路選択信号以上
来の半導体装置を示す等価回路図。第３図は従来の半導
体装置を示す平面図。 １０１・・・・・・・・・入出力領域 １０２・・・・・・・・・論理領域 １０４，１０６，１０７・・・・・・・・・入力又は出
力端子 １０８・・・・・・・・・通常の論理回路プロソク１０
９，１１０，１１１・・・・・・・・・遅延測定用半導
体素子 １１２・・・・・・・・・遅延測定用論埋回路ブロック
１１５，１１４・・・・・・・・・信号処理ブロック１
１５・・・・・・・・・入力信号 １１６・・・・・・・・・出力信号 １１７・・・・・・・・・回路選択信号以上
Claims (1)
- （１）ａ）半導体集積回路の外部との入出 力信号を処理する入出力領域に於いて、 ｂ）遅延測定用の論理回路を構成し、 ｃ）本論理回路の動作確認が可能な回路を、半導体集積
回路を実現する内部信号処理のための内部領域に有し、 ｄ）外部との入出力端子を遅延測定用の論理回路と実現
すべき論理回路で共用することを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01151692A JP3086226B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01151692A JP3086226B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0317576A true JPH0317576A (ja) | 1991-01-25 |
| JP3086226B2 JP3086226B2 (ja) | 2000-09-11 |
Family
ID=15524182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01151692A Expired - Lifetime JP3086226B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3086226B2 (ja) |
-
1989
- 1989-06-14 JP JP01151692A patent/JP3086226B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3086226B2 (ja) | 2000-09-11 |
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Legal Events
| Date | Code | Title | Description |
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