JPS63122160A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 例技術分野 この発明は、伝搬遅延時間その他の性能試験を実使用状
態に近い形で高精度かつ容易に測定しつる半導体集積回
路に関する。

半導体集積回路の性能は、素子ごとにばらついているこ
とが多い。半導体集積回路（ＩＣ）の性能は、実装の前
に、ＬＳＩテスターでチェックすることが多い。しかし
、実装した状態での性能と、ＬＳＩテスターでチェック
できた性能とは同一ではない。

実装した状態つまり実使用時と、ＬＳＩテスターで試験
する時の負荷が異なるので、出力波形が異なる。

実装した状態でＩＣの性能をチェックすると、実使用時
の波形がよく分る。しかし、実装した後では、性能チェ
ックができないという事もある。

また、実装後のチェックで、ＩＣの動作が不適格である
ことが分ったとしても、取替えるのが煩労である。

従って、実装前の独立した状態のＩＣの性能試験の結果
によって、実使用時の性能が確実に推定できる事が望ま
しい。

イ）従来技術 従来、デジタルＩＣの試験には、ＬＳＩテスターとよば
れる専用試験装置を用いていた。

デジタルＩＣは、実際には第１０図に示すように、プリ
ント基板などの上に、ノ１ンダ付けされる。

ここでは、インバータ２３が他のＩＣである素子２８．
２９とともにプリント基板にノ１ンダ付けされている。

信号ピンはプリント基板に形成されたリードパターン３
０．３１によって素子２８　；２９と接続される。リー
ドパターンは短かくて、これによる信号の遅延や信号の
歪みも僅かなものである。

ところが、ＬＳＩテスターによる試験には、次のような
問題がある。第１１図によって説明する。

これは、ＬＳＩテスターでディジタルＩＣの性能試験を
行なうときの結線図である。

ＬＳＩテスターのドライバ２１を伝送路２５を介して、
インバータ２３の入力ピンに接続しである。インバータ
を例にとっているが、ここは任意のディジタルＩＣであ
ってよい。インバータゲートがディジタルＩＣの最も基
本的な素子であるから、ここで例にとっている。

インバータであるから、入力ピンに与えられた信号と反
対の値の信号が出力２に出てくる。入力信号の反転（立
上り、立下り）から、出力信号の反転（立下り、立上り
）が起こるまでの遅延時間がある。これは素子内部の遅
延時間であって、Ｔｓと書く。

出力ピン２は伝送路２６を経て、ＬＳＩテスターのコン
パレータ２２につながっている。出力信号は、伝送路２
６を通り、コンパレータ２２で二値化され、値が弁別さ
れる。

実際のリード線３０．３１は短かいものであるが、ＬＳ
Ｉテスターへつなぐための伝送路２５゜２６は、数十個
の長さのあるケーブルである。この伝送路の長さを１１
信号の速さをＶとすると、Ｉ！／ｖの遅延時間がケーブ
ルのために生ずる。また、伝送路はグランドとの間に、
小さくない容量２７を持っている。またコンパレータ２
２の入力容量もある。

伝送路による遅延の発生を避けるためには、これを短く
すればよい。しかし、そうはできない事情がある。

多ピンのＩＣの性能試験にも使えるように、ＬＳＩテス
ターは、１００以上のドライバ、コンパレータを並べで
あるのがふつうである。このため、伝送路２５．２６を
短くすることが困難である。

このような事はよく知られている事である。従来は、伝
送路の遅延時間Ｔｄ　＝　１！／　ｖ　　が既知である
から、これによって測定値を補正する、という事が行な
われた。

第１２図（ａ）はドライバ２１で発生した立上り信号で
ある。立上り時刻をＴ１とする。第１２図（ｂ）はコン
パレータ２２の出力である。これは立下り信号を観測し
ている。立下り時刻をＴ２とする。

全体の遅延時間はＴｐ　＝　Ｔｚ　−Ｔｔである。これ
は、インバータ２３による遅延時間Ｔｓの他に伝送路に
よる遅延時間Ｔｄを含んでいる。

そこで、インバータによる遅延ＴｓはＴｐ　−Ｔｄとし
て求める。

や）発明が解決しようとする問題点 しかし、問題はそれほど簡単ではない。

比較的動作速度の遅い素子であればこれでもよい。しか
し、数十Ｍ　Ｈｚ　　以上の動作速度の素子になると、
伝送路は、信号を遅延させるだけでなく、容量負荷とし
ての面を強く現わしてくる。

実際、ＬＳＩテスターによる測定を行なう場合、伝送路
の容量と、コンパレータの入力容量の合計が出力２の負
荷容量として働らく。この値は、１００　ｐＦ　程度に
なる。これは高速変化する信号にとっては無視できない
、大きい容量である。この容量のため出力波形が鈍化し
てしまう。

これは、第１０図に示すようなＩＣの実使用時の出力ピ
ンからみた負荷の容量に比べて１桁程度大きい。

第９図に従来のＩＣピンと、測定波形の例を示す。第９
図（ｂ）に示すように、ＬＳＩテスター、又は前段のＩ
Ｃで例のように立上り波形が生じこれがインバータの入
力１に入力されたとする。ＬＳＩテスターで測定した出
力波形は（ハ）に示すように、勾配の小さい、鈍い変化
の波形になっている。

しかし実際に、第１０図のように実装して使用した場合
は破線で示す四のようになる。これは、伝送路による遅
延Ｔｄを除いただけでは、曲線ｆ１から得ることができ
ない。

テスターの測定波形である（ハ）は、伝送路容量のため
に鈍った波形になっている。これをもって、実使用時の
立下りの速さ、つまり勾配とするわけにはゆかない。

（ハ）とに）の遅延時間のちがいＴｄは、伝送路の長さ
から容易に計算できるが、勾配のちがいは計算すること
ができない。

しかし、実使用時の勾配、つまり立下り、立上りの速さ
も重要なパラメータのひとつであって、これを知る事が
強く要求される。

体）構　成 このような問題を解決するため、本発明の半導体集積回
路は、出力を増幅して伝送路の容量負荷を余裕をもって
駆動できる出力バッファ回路と、この回路の出力ピンと
を設けることにする。

出力バッファ回路の出力は、もとの出力Ｖｏと電圧変化
は同じである。つまり、バッファ回路出力Ｖｂ　（ｔ）
は、 Ｖｂ　（１＝　Ｖｏ　（ｔ　　ｔｂ　）　　　　　　（
１）という関係がなりたつものとする。増幅率は電圧に
ついては１である。しかし、インピーダンスを低くする
ような増幅である。出力インピーダンスが低いから、容
量性負荷に対しても、殆んど遅れなく、これを駆動でき
るのである。出力インピーダンスをＺｏ　、負荷容量を
Ｃ（ここでは１００　ＰＦ程度）とすると、出力の遅延
はＣＺｏによって評価できる。

もとの出力Ｖｏより、バッファ回路出力の出力インピー
ダンスは著しく小さくなっているから、出力の遅延は少
ない。つまり、伝送路を含めた負荷容量に対しても、信
号が鈍化しない。

Ｌｂは出力バッファ回路による固有の遅延である。

第１図は本発明の半導体集積回路の構成例を示す略図で
ある。

入力１、インバータ４、出力２がある。インバータ４の
出力に分岐点ｍをとり、ここに新しく設けた出力バッフ
ァ回路５を設ける。これはインピーダンスを下げる働き
がある増幅回路で電圧増幅率は１である。

出力バッファ回路５は専用の出力３をもつ。試験専用出
力３という。

この出力バッファ回路５は、課される条件が、既に述べ
たようにいくつかある。

（１）電圧増幅率が１であって、出力インピーダンスが
小さく、負荷容量が１００　ｐＦ程度である伝送路を通
しても出力信号波形が鈍らないこと。

ｔｏ）　　出力バッファ回路の遅延ｔ５が一定している
事。これは、定数でなければならない＝素子ごとにｔｂ
が、素子の中でも入出力ごとｌζｔｉ、が異なるようで
、は、【６・を既知とすることができない。

出力バッファ回路による遅延ｔｂは、このバッファ回路
と同じものを別に使っておき、遅延時間を測っておき、
これを【ｂとすればよい。

あるいは、この回路をＬＳＩテスター以外の負荷容量の
小さい測定器で測っておき、補正を行なうようにする。

このような条件が課されるが、別設に困難というわけで
はない。

このような出力バッファ回路を付加する事は、半導体素
子チップが若干大きくなるだけの事であって、半導体集
積回路製造上、特に困難があるという事はない。

（ホ）作　用 第８図によって作用を説明する。

第８図（ａ）は本発明の半導体集積回路の略図である。

（ｂ）がＬＳＩテスターによる入出力波形である。

曲線内のような立上り入力信号をこのインバータに伝送
路を経て入力し、試験専用出力３の出力信号を、伝送路
を経てＬＳＩテスターのコンパレータに取り出す。

コンパレータによる出力波形は曲線イ）のようになる。

実使用時の対応する出力波形を（０１とする。

（イ）は十分な容量負荷駆動能力をもつ出力バッファ回
路に基づく信号であるから、波形は殆ど鈍っていない。

もともとのインバータ４の信号波形とほぼ同じ形状にな
る。

実使用時出力（Ｏｌはインバータ４の遅延のみを反映し
ているのであるから、ヒ）とｔｏ）は立上り、立下りの
特性がほぼ同じになる。

ただし、立下り時刻はげ）についてはＴ２、（ロ）につ
いてはＴｓであって、これは異なｐている。

しかし、遅延（Ｔ２−　Ｔｓ　）は、出力バッファ回路
５の固有の遅延Ｔｂと、伝送路による遅延Ｔｄの和であ
る。これは既知である。

従って、このＩＣの立上り特性、立下り特性、遅延時間
など伝搬遅延特性が、ＬＳＩテスターによって、実使用
時に近いものを測定できる、という事になる。

ｆｈｌ実施例 バッファ回路は、実使用時には不要である。

ＬＳＩテスターによって性能試験をする場合のみ必要で
ある。

第２図に示すものが基本的な接続である。これは同一の
電源ピン６から、本来の機能素子であるインバータ４と
、試験用の出力バッファ回路５の両方に同時に給電され
ている。

こうすると、実使用時にも出力バッファ回路５に電流が
流れて、余分な電力を浪費することになる。ま゛た、余
分な発熱があって、放熱の問題をより深刻にする。

そこで、実使用時には、出力バッファ回路が作動しない
ようにする事が望ましい。

第３図はそのような改良例である。第４図は出力バッフ
ァ回路５の初段を示す略図である。前例とは異なり、電
源６とは別異の出力バッファ回路用電源ピン７から、出
力バッファ回路５の電源をとるようにしている。試験時
のみ、出力バッファ回路用電源ピン７へ電源を与え、実
使用時には給電しない。第４図に於て、制御用ＦＥＴ１
５と負荷ＦＥＴ１５が直列につながれている。ｍ点から
の分岐入力はＦＥＴ１Ｇのゲートに入る。

このような接続であれば、電源ピン７に電源電圧を与え
なければ、出力バッファ回路５は全く機能しない。

また、別に制御入力端子８を設け、第５図に示すように
、これにより出力バッファ回路５の動作を制御するよう
にすることもできる。

第６図、第７図は制御入力によって動作、非動作を切換
えられるようにした出力バッファ回路５の、初段の例を
示している。

第６図ζこ於ては、ＦＥＴ１５のゲートの直前にスイッ
チ機能するＦＥＴＩＱを付加している。制御入力°９が
Ｈであれば、ＦＥＴＩＱがオンになる。

制御人力９がしてあれば、ＦＥＴ１Ｑがオフになる。

実使用時はＦＥＴ１Ｑをオフにし、ＦＥＴ１５のゲート
を閉じる。するとＦＥＴ１６のゲートがフローティング
になる。したがって回路動作の作動・非作動を制御でき
る。

第７図に示すものは、制御人力９によって、ＦＥＴ１１
をオ、ン・オフする。ＦＥＴ１５．１６とＦＥＴ１ｌと
は直列に接続されており、ＦＥＴ１１がオフであれば、
出力バッファ回路５は機能しない。

（＋）効　果 本発明の半導体集積回路は、試験専用の出力バッファ回
路と、出力ピンとを有するので、実使用状態に近い形で
の性能試験が可能である。半導体集積回路の性能のより
高精度な測定を容易に行うことができる。

ここでは、インバータゲートを例にとって説明したが、
さらに複雑なデジタルＩＣに対しても、本発明は適用可
能である。

【図面の簡単な説明】

第１図は本発明の基本構成を示すインバータの構成図。 第２図は電源を共通にする出力バッファ回路の構成例図
。 第３図はバッファ回路用の電源ピンを別異に設けたもの
の構成例図。 第４図は出力バッファ回路の初段の回路側図。 第５図は制御入力端子を設けた出力バッファ回路を含む
インバータ構成図。 第６図は制御入力によって作動、非作動が切換わる出力
バツファ初段回路側図。 第７図は制御入力によって作動、非作動が切換わる出力
バツファ初段回路側図。 第８図＋ａｌは本発明のＩＣ構成図、町はその入出力波
形図。 第９図（ａｌは従来のＩＣ構成図、（ｂ）はその入出力
波形図。 第１０図は半導体集積回路がプリント基板上に実装され
た実使用時の配置図。 第１１図はＬＳＩテスク−を使って、半導体集積回路の
性能試験を行なう場合の結線側図。 第１２図（ａ）はＬＳＩテスターで生じた入力波形図、
（ｂ）はＬＳＩテスターで受けた出力波形図。 １・・・・・・入力ピン ２・・・・・・出力ピン ３・・・・・・試験専用出力ピン ４・・・・・・インバータ ５・・・・・・出力３７７７回路 ６・・・・・・電源ピン ７・・・・・・出力バッファ回路用電源ピン８・・・・
・・制御入力端子 ９・・・・・・制御入力 １０．１１．１５．１６・・・・・・ＦＥＴ２１・・・
・・・ドライバ ２２・・・・・・コンパレータ ２３・・・・・・インバータ ２５．２６・・・・・・伝送路 ２７・・・・・・伝送路容量 ２８．２９・・・・・・ＩＣ

Claims (3)

【特許請求の範囲】
1. （１）１以上の入力端子１と、１以上の出力端子２とを
   有する半導体集積回路に、該出力端子の出力信号を電流
   増幅しより高い負荷駆動能力をもつ出力バッファ回路５
   及び該出力バッファ回路５の出力信号を取り出す試験専
   用出力端子３を設けてある事を特徴とする半導体集積回
   路。
2. （２）出力バッファ回路用の電源端子が他の回路部用の
   端子とは別に設けられている事を特徴とする特許請求の
   範囲第（１）項記載の半導体集積回路。
3. （３）出力バッファ回路専用の制御入力端子があり、こ
   の制御入力端子への入力信号の切換えによつて、出力バ
   ッファ回路の動作を制御できるようにした事を特徴とす
   る特許請求の範囲第（１）項記載の半導体集積回路。