KR100731796B1

KR100731796B1 - 반도체장치, 반도체장치의 시험방법 및 반도체장치의시험장치

Info

Publication number: KR100731796B1
Application number: KR1020020028925A
Authority: KR
Inventors: 니시무라야스마사
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-09-25
Filing date: 2002-05-24
Publication date: 2007-06-25
Also published as: US6768133B2; KR20030026207A; JP2003098221A; TW548694B; US20030059967A1

Abstract

본 발명은 저비용으로 고속의 타이밍 테스트를 실현할 수 있는 반도체장치, 반도체장치의 시험방법 및 반도체장치의 시험장치를 제공한다. 이러한 본 발명은, 내부회로(7)로부터의 신호를 출력하는 복수의 출력단자(3)와, 복수의 출력단자(3)와 내부회로(7)의 사이에 각각 설치된 버퍼회로(4, 5, 6,…)와, 특정의 버퍼회로(4)와 접속되어, 내부회로(7)로부터의 신호를 지연시키는 지연회로(8)를 구비한다. 이에 따라, 초고속으로 동작하는 디바이스에서도, 입력된 시험신호에 대한 지연시간을 측정하는 것이 가능해진다.

반도체장치, 시험장치, 내부회로, 버퍼회로, 지연회로

Description

반도체장치, 반도체장치의 시험방법 및 반도체장치의 시험장치{SEMICONDUCTOR DEVICE, TEST METHOD FOR SEMICONDUCTOR DEVICE, AND TESTER FOR SEMICONDUCTOR DEVICE}

도 1은 본 발명의 실시예 1에 따른 반도체장치(DUT)와 시험장치를 나타낸 모식도,

도 2는 실시예 1에 따른 DUT의 출력단자 근방의 구성을 상세히 나타낸 모식도,

도 3은 실시예 2에 따른 시험방법에 있어서, DUT, 시험장치 및 디지털 오실로스코프를 접속한 상태를 나타낸 모식도,

도 4는 디지털 오실로스코프로 관측한 입력신호 및 출력신호의 펄스 파형을 나타낸 모식도,

도 5는 실시예 3에 따른 DUT를 나타낸 모식도,

도 6은 실시예 4에 따른 시험장치의 구성을 나타낸 모식도,

도 7은 도 6의 시험장치와 DUT를 접속한 상태를 나타낸 모식도,

도 8은 종래의 반도체장치의 시험방법을 나타낸 모식도,

도 9는 종래의 핀 일렉트로닉스 카드의 구성을 나타낸 모식도.

*도면의 주요 부분에 대한 부호의 설명*

1 : DUT 2 : 입력단자

3 : 출력단자 4, 5, 6 : 출력버퍼회로

7 : 내부회로 8 : 지연회로

9 : 바이패스 선 10a, 10b : 릴레이

11 : 시험장치 12, 14 : 비교기

13, 15, 17 : 핀 일렉트로닉스 카드

18 : 테스터 드라이버 19 : 테스트 헤드

20 : 디지털 오실로스코프 21 : 테스터 본체

본 발명은, 반도체장치, 반도체장치의 시험방법 및 반도체장치의 시험장치에 관한 것으로, 특히 고속으로 동작하는 반도체장치에 관한 것이다.

반도체 디바이스의 완성 후는, 타이밍 테스트, 기능 테스트 등의 여러 가지 시험을 한다. 도 8에 의거하여, 시험장치(테스터)(101)를 사용한 반도체 디바이스의 시험방법에 관해서 설명한다. 도 8에 나타낸 것처럼, 시험시에는, 피시험 대상인 반도체 디바이스(이하, DUT(Device Under Test)라 함)(105)와 시험장치(101)가 접속된다.

시험장치(101)는, 테스터 본체(102), 테스트 헤드(103) 및 핀 일렉트로닉스 카드(104)를 갖게 구성되어 있다. 테스터 본체(102)는, DUT(105)의 시험조건으로서 필요한 테스트 패턴신호를 발생한다. 도 8에서는 DUT(105)와 시험장치(101)를 편의상 나란하게 도시하고 있지만, 실제의 시험에서는 DUT(105)가 테스트 헤드(103) 내에 격납되어 시험이 행해진다.

도 9는 핀 일렉트로닉스 카드(104)의 구성을 나타낸 모식도이다. 시험시에는, 테스터 본체(102)로부터의 신호를 받아, 핀 일렉트로닉스 카드(104)의 테스터 드라이버(111)로부터 테스트신호가 발생되고, 그 신호는 DUT(105)에게 인가된다. DUT(105)로부터의 응답신호는, 핀 일렉트로닉스 카드(104) 내부의 비교기(112)로 수신되어, 비교기(112)에 의해 기대값과의 비교가 행해진다. 그리고, 비교 결과에 의거하여, DUT(105)가 설계대로 동작하고 있는지 아닌지를 시험장치(101)가 판정한다.

그러나, 반도체장치의 규모가 증대하여 복잡해짐에 따라서, 반도체장치의 검사는 해마다 난이도가 증가하고 있다. 또한, 디바이스는 점점 더 고속으로 되어, 그 고속동작을 보증하기 위한 타이밍 테스트에서는 극히 고정밀도의 타이밍 정밀도가 요구되어 왔다.

이러한 디바이스의 초고속화에 대해서는, 비용감소의 관점으로부터 고속동작만을 고액의 고정밀도 테스터로 시험하고, 저속 시험, 소위 기능 테스트에 관해서 는 저정밀도 테스터로 테스트하는 2패스 방식이 널리 채용되고 있다. 그러나, 최근 에 디바이스의 고속화는 멈출 바를 모르고, 초고속 디바이스를 고정밀도로 테스트하는 테스터도 점점 더 고액으로 되고 있다. 이 때문에, 타당한 비용으로 디바이스를 시험하는 것이 곤란해졌다.

도 8에 나타낸 종래의 시험장치(101)로 초고속으로 대규모의 반도체 디바이스를 시험하는 경우에는, 2패스 방식을 채용한 경우라도, 고속동작을 시험할 때에는, 시험장치(101)를 고정밀도의 고액의 테스터로 대체할 필요가 있다. 이 때문에, 디바이스의 고속화에 따라, 그 테스트 정밀도를 향상하기 위해서 고액의 고정밀도테스터를 도입할 필요가 있어, 테스트 비용의 감소에 한계가 생겼다.

또한, 고정밀도의 테스터가 고액이 되는 요인으로서, 시험장치(101)측에서 복수의 고정밀도의 핀 일렉트로닉스 카드(104)가 필요해지는 것을 예를 들 수 있다. 이것은, DUT(105)가 구비하는 복수개의 출력단자에 복수의 핀 일렉트로닉스 카드(104)를 대응시킬 필요가 있기 때문이다. 종래의 고정밀도 테스터에서는, DUT(105)의 출력단자의 모두에 대응하도록 복수의 고정밀도의 핀 일렉트로닉스 카드(104)를 설치할 필요가 있어, 시험장치(101)의 비용의 증대를 피할 수 없었다.

본 발명은, 상술한 문제점을 해결하기 위해서 이루어진 것으로, 저비용으로 고속의 타이밍 테스트를 실현할 수 있는 반도체장치, 반도체장치의 시험방법 및 반도체장치의 시험장치를 제공하는 것을 목적으로 한다.

본 발명의 반도체장치는, 내부회로로부터의 신호를 출력하는 복수의 출력단자와, 상기 복수의 출력단자와 상기 내부회로의 사이에 각각 설치된 버퍼회로와, 특정의 상기 버퍼회로와 접속되어, 상기 내부회로로부터의 신호를 지연시키는 지연수단을 구비한 것이다.

또한, 상기 지연수단은, 직렬로 접속된 짝수개의 인버터 회로로 이루어진 것이다.

또한, 상기 지연수단과 병렬로 접속된 바이패스 선과, 상기 내부회로로부터의 신호를 상기 지연수단 또는 상기 바이패스 선 중 어느 한 쪽을 통해서 상기 출력단자로 보내는 릴레이수단을 더 구비한 것이다.

또한, 본 발명의 반도체장치의 시험방법은, 복수의 출력단자를 구비한 반도체장치를 시험하는 방법에 있어서, 상기 반도체장치에 시험신호를 인가하는 제 1 단계와, 상기 복수의 출력단자 중 특정의 출력단자로부터의 출력신호만을 지연시키는 제 2 단계와, 지연시킨 상기 출력신호에 의거하여 상기 반도체장치의 타이밍 지연특성을 평가하는 제 3 단계를 구비한 것이다.

또한, 상기 특정의 출력단자 이외의 출력단자로부터의 출력신호에 의거하여 상기 반도체장치의 로직기능을 평가하는 제 4 단계를 더 구비한 것이다.

또한, 상기 제 3 단계에 있어서, 상기 시험신호에 대한 상기 출력신호의 지연시간에 의거하여 상기 타이밍 지연특성을 평가하는 것이다.

또한, 상기 지연시간을 오실로스코프로 관측한 파형으로부터 구하는 것이다.

또한, 본 발명의 반도체장치의 시험장치는, 피시험대상인 반도체장치에 시험 신호를 인가하는 시험신호 인가수단과, 상기 시험신호에 의거하여 상기 반도체장치가 출력한 복수의 출력신호가 입력되어, 소정의 기대값과의 비교를 하는 복수의 비교수단을 구비하고, 특정의 상기 비교수단이 갖는 타이밍 지연특성의 평가능력이 다른 상기 비교수단과 비교하여 높은 것이다.

또한, 상기 특정의 비교수단은, 상기 시험신호에 대한 상기 출력신호의 지연시간과 상기 기대값을 비교한다.

또한, 상기 특정의 비교수단에 대하여 입력되는 상기 출력신호가, 다른 상기 비교수단에 입력되는 상기 출력신호보다도 지연된다.

[실시예]

(실시예 1)

도 1은 실시예 1에 따른 반도체장치(DUT 1)와, DUT(1)에 접속된 시험장치(테스터)(11)를 나타낸 모식도이다. 도 1에 나타낸 것처럼, 소정의 제조공정을 거쳐서 완성된 DUT(1)는, 시험장치(11)에 접속되어 각 종의 시험이 행해진다.

시험시에는, 시험장치(11)로부터 DUT(1)의 입력단자(2)에 대하여 시험신호가 입력된다. 시험신호로서는, 예를 들면, 기준 클록신호(CLK, /CLK)를 사용한다. 그리고, DUT(1)의 출력단자(3)로부터 출력된 신호가 시험장치(11)에 입력되어, DUT(1)의 평가가 행해진다. 여기서, 행해지는 시험으로서는, 동작 타이밍을 평가하는 타이밍 테스트, 로직 기능을 평가하는 기능 테스트 등의 시험이 있다.

도 2는 DUT(1)의 출력단자(3) 근방의 구성을 상세히 나타낸 모식도이다. 도 1 및 도 2에 나타낸 것처럼, DUT(1)는 복수의 출력단자(3)를 구비하고, 출력단자(3)의 각각은 출력버퍼회로(4, 5, 6,…)를 통해 DUT(1)의 내부회로(7)와 접속되어 있다.

복수의 출력버퍼회로(4, 5, 6,…) 중의 하나는 지연수단을 구비한다. 그리고, 특정의 출력버퍼회로에 미리 지연수단을 설치하여 놓음으로써, 특정의 1개의 출력버퍼회로로부터의 출력 지연이, 다른 출력버퍼회로의 출력 지연보다 항상 지연되도록 구성되어 있다.

구체적으로는, 도 2에 나타낸 것처럼, 특정의 출력버퍼회로(4)만 출력의 최종단의 앞에 지연회로(8)를 구비하고 있다. 여기서는, 지연회로(8)를 직렬로 접속된 짝수개의 인버터회로(8a)로 구성된다.

이와 같이, 지연회로(8)를 구비한 출력버퍼회로(4)를 미리 DUT(1)에 설치해 둠으로써, 출력버퍼회로(4)의 출력을 강제적으로 지연시킬 수 있다. 이에 따라, 지연된 출력버퍼회로(4)의 출력으로부터 DUT(1)의 타이밍 속도 특성(타이밍 지연특성)을 용이하게 측정할 수 있다.

따라서, DUT(1)가 고속동작의 디바이스이더라도 시험장치(11)로부터의 입력이 지연회로(8)에 의해서 소정시간만큼 지연되어, DUT(1)의 타이밍 속도 특성을 고정밀도로 또한 확실하게 측정하는 것이 가능해진다.

또한, 출력버퍼회로(4)의 출력으로부터 DUT(1)의 타이밍 속도특성을 평가할 수 있기 때문에, 다른 출력버퍼회로(5, 6,…)의 출력으로부터는 타이밍 속도특성 이외의 특성, 예를 들면 로직 기능특성을 평가할 수 있다. 로직 기능평가에서는, 출력을 지연시킬 필요가 없기 때문에, 출력버퍼회로(5, 6, …)에는 지연회로(8)를 설치할 필요가 없다. 따라서, 출력버퍼회로(4)에만 지연회로(8)를 설치함으로써, 간소한 구성으로 타이밍 속도특성과 로직 기능특성의 양쪽을 평가할 수 있다.

이상 설명한 것처럼, 실시예 1에 의하면, DUT(1)이 구비하는 복수의 출력버퍼회로(4, 5, 6, …)중, 하나의 출력버퍼회로(4)에 지연회로(8)를 설치하였기 때문에, DUT(1)이 초고속으로 동작하는 디바이스이더라도, 입력되는 시험신호에 대한 지연시간을 측정하는 것이 가능해진다. 이에 따라, DUT(1)의 시험을 고정밀도로 하는 것이 가능해져, 신뢰성이 높은 반도체장치를 제공하는 것이 가능해진다.

(실시예 2)

도 3 및 도 4는 본 발명의 실시예 2에 따른 시험방법을 나타낸 모식도이다. 실시예 2의 시험방법은, 실시예 1에서 설명한 DUT(1)의 타이밍 속도특성을 디지털 오실로스코프(20)를 사용하여 측정한다. 실시예 2의 DUT(1)의 구성은, 실시예 1과 동일하다.

도 3은 DUT(1), 시험장치(11) 및 디지털 오실로스코프(20)를 접속한 상태를 도시하고 있다. 도 3에 나타낸 것처럼, 디지털 오실로스코프(20)의 측정단자의 한쪽은, 시험신호가 입력되는 DUT(1)의 입력단자(2)에 접속된다. 또한, 측정단자의 다른 쪽은, 지연회로(8)를 구비한 출력버퍼회로(4)가 접속된 출력단자(3)에 접속된다.

시험장치(11)가 구비한 핀 일렉트로닉스 카드(17)의 테스터 드라이버(18)로부터 DUT(1)에 대하여 시험신호가 보내진다. 그리고, DUT(1)를 시험장치(11)로부터 의 시험신호에 의해서 동작시킨다. 디지털 오실로스코프(20)에서는, 시험신호와 출력버퍼회로(4)로부터의 출력신호를 관측하고, 이에 따라 타이밍 지연시간이 측정된다.

다음에, 도 4에 의거하여, 디지털 오실로스코프(20)를 사용하여 출력버퍼회로(4)의 출력으로부터 타이밍 속도특성을 평가하는 방법에 관해서 설명한다. 이 방법은, 시험장치(11)로부터 입력되는 시험신호(CLK) 및 출력버퍼회로(4)로부터의 출력신호의 펄스 파형을 디지털 오실로스코프(20)로 관측하여, 입력신호와 출력신호의 파형을 비교하는 방법이다. 여기서, 도 4a는 디지털 오실로스코프(20)로 관측한 시험장치(11)로부터의 입력신호의 펄스 파형을 나타내고, 도 4b는 디지털 오실로스코프(20)로 관측한 출력버퍼회로(4)로부터의 출력신호의 펄스 파형을 나타낸 것이다.

도 4a 및 도 4b에 나타낸 것처럼, 출력버퍼회로(4)에 지연회로(8)를 설치한 것에 의해서, 시험장치(11)로부터의 입력신호는 소정시간 t만큼 지연되어 출력버퍼회로(4)로부터 출력된다. 이 때문에, DUT(1)가 초고속으로 동작하는 디바이스이더라도 시험장치(11)에 있어서 확실히 지연시간 t를 측정할 수 있다. 따라서, 타이밍속도특성을 고정밀도로 측정하는 것이 가능해진다.

이상 설명한 것처럼 실시예 2에 의하면, 통상의 디지털 오실로스코프(20)를 사용하여 입력신호에 대한 출력신호의 지연시간을 측정할 수 있다. 또한, 시험장치(11)측에 출력버퍼회로(4)의 출력을 평가하는 수단을 설치할 필요가 없어진다. 따라서, 시험장치(11)의 구성을 간략화 할 수 있음과 동시에, 기존의 설비를 이용하여 DUT(1)의 평가를 고정밀도로 하는 것이 가능해진다.

(실시예 3)

도 5는 본 발명의 실시예 3에 따른 반도체장치(DUT 1)를 나타낸 모식도이다. 실시예 3의 DUT(1)는, 필요한 때만 지연회로(8)를 사용하도록 한다.

실시예 1에서 설명한 DUT(1)는, 특정의 출력버퍼회로(4)에 대하여, 짝수단의 인버터 회로(8a)로 구성된 지연회로(8)를 삽입하고 있다. 실시예 3에서는, 실제의 디바이스의 동작으로 지연회로(8)가 불필요해지는 경우에 구비하고, 도 5에 나타낸 것처럼, 지연회로(8)와 병행으로 바이패스 선(9)을 설치하고 있다. DUT(1)의 다른 구성은, 실시예 1과 마찬가지다.

지연회로(8)를 사용하는 모드와 지연회로(8)를 사용하지 않고서 바이패스 선(9)을 사용하는 모드의 전환은, 테스트모드의 설계기능으로 실현한다. 구체적으로는, DUT(1)에 입력신호로 공급되는 명령에 따라서 릴레이 10a, 릴레이 10b의 접속상태를 바꿈에 따라서 행해진다.

이상 설명한 것처럼, 실시예 3에 의하면, 실제의 디바이스의 동작으로 지연회로(8)가 불필요해지는 경우에는, 릴레이 10a, 릴레이 10b를 사용하여 지연회로(8)와 바이패스 선(9)을 바꿀 수 있다. 따라서, 지연회로(8)를 사용하지 않고 실제의 디바이스 동작을 하는 것이 가능해진다.

(실시예 4)

도 6 및 도 7은 본 발명의 실시예 4를 나타낸 모식도에 있어서, 도 6은 실시예 4에 따른 시험장치(11)의 구성을 나타낸 모식도이다. 또한, 도 7은 시험시에 시험장치(11)와 DUT(1)를 접속한 상태를 나타낸 모식도이다. 실시예 3의 DUT(1)의 구성은 실시예 1과 동일하다.

도 6에 나타낸 것처럼, 실시예 4의 시험장치(11)는, 고정밀도의 비교기(12)를 갖는 하나의 핀 일렉트로닉스 카드(13)와, 비교기(12)에 비하여 정밀도가 낮은 비교기(14)를 갖는 다수개의 핀 일렉트로닉스 카드(15)를 구비한다. 핀 일렉트로닉스 카드(13, 15)는, 시험장치(11)의 테스트 헤드(19)에 설치되어 있고, 도 9와 마찬가지로 각각 테스터 드라이버(도시되지 않음)를 더 구비하고 있다. 그리고, 테스트 헤드(19)는, 테스트 패턴신호를 발생하는 테스터 본체(21)와 접속되어 있다.

실시예 1과 마찬가지로, DUT(1)의 출력버퍼회로(4, 5, 6, …) 중 하나의 출력버퍼회로(4)만이 지연회로(8)를 구비하고 있다. 시험시에는, 도 7에 나타낸 것처럼, 출력버퍼회로(4)가 접속된 출력단자(3)와 핀 일렉트로닉스 카드(13)의 비교기(12)를 접속하고, 출력버퍼회로(5, 6, …)가 접속된 출력단자(3)와 핀 일렉트로닉스 카드(15)의 비교기(14)를 접속한다.

그리고, 핀 일렉트로닉스 카드(13, 15)가 구비하는 테스터 드라이버로부터의 시험신호가 DUT(1)에 인가된다. DUT(1)에서는, 인가된 시험신호에 의거하여 내부회로(7)로부터 출력버퍼회로(4) 및 지연회로(8), 출력버퍼회로(5, 6)를 통해 출력신호를 출력한다. 출력신호가 입력된 비교기(12)에서는, 출력버퍼회로(4)의 출력과 기대값을 비교하여, DUT(1)의 타이밍 속도특성을 평가한다. 또한, 비교기(14)는, 다른 출력버퍼회로(5, 6, …)의 출력과 기대값을 비교하여, DUT(1)의 로직 기능을 평가한다.

이와 같이, 지연회로(8)를 구비한 출력버퍼회로(4)가 접속되는 핀 일렉트로닉스 카드(13)에는 고정밀도의 비교기(12)를 설치함으로써, 출력버퍼회로(4)로부터의 출력을 고정밀도로 검출하여 타이밍 속도특성을 평가할 수 있다. 또한, 다른 핀 일렉트로닉스 카드(15)에 있어서는, 로직 기능평가를 위해 필요 충분한 비교적 정밀도가 낮은 비교기(14)를 설치함으로써, 출력버퍼회로(5, 6, …)로부터의 출력으로부터 로직 기능을 확실히 평가할 수 있다. 이에 따라, 고정밀도의 비교기(12)는, 하나로 족하여, 시험장치(11)의 비용을 대폭 감소시킬 수 있다.

이상 설명한 것처럼, 실시예 4에서는, 시험장치(11)가 구비하는 평가용 비교기 중, 하나의 비교기(12)만을 고정밀도로 하는 것만으로, 고속동작의 DUT(1)의 타이밍 테스트, 기능 테스트를 고정밀도로 또 확실하게 할 수 있다. 따라서, 시험장치(11)의 비용을 대폭 감소시킴과 동시에 신뢰성이 높은 시험을 할 수가 있다.

본 발명은, 이상 설명한 것처럼 구성되어 있기 때문에, 이하에 나타낸 것 같은 효과를 나타낸다.

특정의 버퍼회로에 내부회로로부터의 신호를 지연시키는 지연수단을 설치함으로써, 초고속으로 동작하는 디바이스이더라도 입력되는 시험신호에 대한 지연시간을 측정할 수 있다. 이에 따라, 반도체장치의 타이밍 지연특성을 고정밀도로 평가하는 것이 가능해지고, 신뢰성이 높은 반도체장치를 제공할 수 있다.

지연수단을 직렬로 접속된 짝수개의 인버터회로로 구성함으로써, 신호 파형 의 변화를 억제하여 내부회로로부터의 신호를 지연시킬 수 있다.

지연수단과 병렬로 접속된 바이패스 선과, 내부회로로부터의 신호를 지연수단 또는 바이패스 선 중 어느 한 쪽을 통해서 출력단자로 보내는 릴레이수단을 설치함으로써, 실제의 디바이스 동작으로 지연수단이 불필요해지는 경우에는, 지연수단을 사용하지 않고 동작시키는 것이 가능해진다.

지연수단이 접속되어 있지 않은 출력단자로부터의 출력신호에 의거하여 반도체장치의 로직기능을 평가할 수 있다.

출력신호를 지연시켜 시험신호에 대한 출력신호의 지연시간에 의거하여 타이밍 지연특성을 평가함으로써, 고정밀도로 또 확실하게 평가를 할 수 있다.

지연시간을 오실로스코프로 관측한 파형으로부터 구함으로써, 시험장치의 구성을 간략화 할 수 있음과 동시에, 기존의 설비를 이용하여 반도체장치의 평가를 고정밀도로 하는 것이 가능해진다.

특정의 비교수단이 갖는 타이밍 지연 특성의 평가능력을 다른 비교수단보다 높임으로써, 시험장치의 하나의 비교수단만을 고정밀도로 하는 것만으로, 고속동작의 반도체장치의 타이밍 테스트, 기능 테스트를 고정밀도로 또 확실하게 할 수 있다. 따라서, 시험장치의 비용을 대폭 감소시킴과 동시에 신뢰성이 높은 시험을 하는 것이 가능해진다.

시험신호에 대한 출력신호의 지연시간과 기대값을 비교함으로써, 타이밍 지연특성을 확실히 평가할 수 있다.

특정의 비교수단에 입력되는 출력신호를 다른 비교수단에 입력되는 출력신호 보다도 지연시킴으로써, 특정의 비교수단만을 고정밀도로 하는 것만으로, 고속동작의 반도체장치의 타이밍 테스트, 기능 테스트를 고정밀도로 또 확실하게 할 수 있다.

Claims

내부회로와,

상기 내부회로와 접속되는 제1버퍼회로와,

상기 제1버퍼회로와 접속되는 제1출력단자와,

상기 내부회로와 접속되고 상기 내부회로로부터의 신호를 지연시키는 지연수단과,

상기 지연수단과 접속되는 제2버퍼회로와,

상기 제2버퍼회로와 접속되는 제2출력단자를 구비한 것을 특징으로 하는 반도체장치.
복수의 출력단자를 구비한 반도체장치를 시험하는 방법에 있어서,

상기 반도체장치에 시험신호를 인가하는 제 1 단계와,

상기 복수의 출력단자 중 특정의 출력단자로부터의 출력신호만을 지연시키는 제 2 단계와,

지연시킨 상기 출력신호에 의거하여 상기 반도체장치의 타이밍 지연특성을 평가하는 제 3 단계를 구비한 것을 특징으로 하는 반도체장치의 시험방법.
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