JPH0782042B2

JPH0782042B2 - 非安定データ認識回路

Info

Publication number: JPH0782042B2
Application number: JP2202357A
Authority: JP
Inventors: ロナルド・エム・ジャクソン
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1989-08-02
Filing date: 1990-07-30
Publication date: 1995-09-06
Anticipated expiration: 2010-09-06
Also published as: JPH0365662A; US4968902A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、デジタル・データ取込みにおける非安定デー
タ認識回路、特に、２重しきい値同期データにおける非
安定期間を認識する非安定データ認識回路に関する。

［従来の技術］デジタル・ロジック素子の各ファミリーでは、これ以上
では、信号が明確な高となる電圧レベル（高しきい値）
と、これ以下では、信号が明確な低となる別の電圧レベ
ル（低しきい値）とがある。しかし、明確な高でも明確
な低でもなく、これら２つの電圧レベルの中間の領域も
ある。一般に、ロジック・レベルが高から低、又は低か
ら高に遷移する間、この信号の電圧レベルは、この中間
領域を単に通過するだけであるが、信号のグリッチ又は
ひどいノイズが、意図せずにこの中間領域に入る。電圧
レベルがこの中間領域内のデータは、高でも低でもな
く、これら２つのロジック状態間の遷移となるので、こ
のデータは、「非安定」であるとみなせる。これとは反
対に、明確に判断した高又は低の状態のデータは、「安
定」であるとみなせる。

セットアップ・タイム及びホールド・タイムの規格によ
り、特定の素子を考慮している設計者は、クロック信号
のアクティブ・エッジの発生する時点に対して、どの位
の時間で安定しなければならないかを知ることができ
る。なお、このロジック素子では、その入力端での信号
が、アクティブ・クロック・エッジの前後で安定状態に
なる必要がある。セットアップ・タイムは、入力信号が
アクティブ・クロック・エッジの前に安定しなければな
らない最低時間であり、ホールド・タイムは、その信号
がアクティブ・クロック・エッジの後で安定でなければ
ならない最低時間である。これらの状態のいずれかが乱
れていると、その素子の機能が適切に実行されるとは、
保証されない。

種々の最新のデジタル機器は、同期システムからのデー
タを取り込むので、セットアップ及びホールド条件が変
動している時を知ることにより、これらデジタル機器を
改善できる。これら機器には、ロジック・アナライザ、
マイクロプロセッサ・アナライザ、エミュレータ及び集
積回路テスタ等がある。従来のロジック・アナライザの
１つとしては、米国テクトロニクス社のDAS9200デジタ
ル分析システムが知られており、このシステムは、セッ
トアップ・タイム及びホールド・タイムの変動をモニタ
できる92A16型データ取込みモジュールを含んでいる。
しかし、このモジュールは、データがロジック・レベル
の間の時を実際には測定できないが、グリッチ検出や、
データの高速非同期モニタを行って、遷移を検出する。
第３図に示す如く、検出したエッジ及びグリッチをオア
（OR）して（論理和処理して）、各チャンネル毎の非安
定ビット信号を発生している。また、関心のある総べて
のチャンネルにわたって、非安定ビット信号をオアし
て、非安定バス信号とする。次に、この非安定信号に応
じて、セットアップ・タイム及びホールド・タイムを測
定する。

非安定非同期データの認識は、新規なことではない。第
４図は、非同期データが非安定の時を認識するのに適す
る従来の回路である。２個の電圧比較器は、単一のデジ
タル・データ信号のレベルを高しきい値及び低しきい値
と比較する。これら２個の比較器の出力端に接続された
アンド（AND）ゲートは、データ信号が低しきい値より
も高く、高しきい値よりも低い時を検出し、この状態が
生じたときに、中間信号を発生する。１組の関連信号の
中間信号をオアして、この組の任意の信号が中間状態で
ある時を示す非安定信号を発生する。

［発明が解決しようとする課題］取込みプローブを用いて、２重しきい値からの入力デー
タをこのプローブ内のシステム・クロックに同期させ、
次に、この同期したデータを、ケーブルを介して実際の
取込み機器に伝送する際、その機器内の回路は、この２
重しきい値同期データ内に非安定データが生じたことを
認識できなければならない。よって、モニタしている２
重しきい値同期データが非安定の時を認識できるデジタ
ル・データ取込み機器用の回路が望まれている。

したがって、本発明の目的は、被モニタ２重しきい値同
期データが非安定な時を認識できるデジタル・データ・
取込み機器用の非安定データ認識回路の提供にある。

［課題を解決するための手段及び作用］本発明によれば、非安定期間中にモニタする各データ・
ラインを、取込みプローブにて、高しきい値レベル及び
低しきい値レベルと比較し、これら２つの比較結果を本
発明の回路に与える。選択的には、グリッチ・ラッチを
用いて、しきい値を交差する遷移を、この交差が次のク
ロックまで続いた如く扱ってもよい。その結果の情報の
２ビットを、２個のフリップ・フロップで構成された短
いシフト・レジスタに夫々クロックする。２個のフリッ
プ・フロップの状態が、残った信号の高状態か低状態を
示す時、これら短いシフト・レジスタの各々をモニタす
るゲートは、アクティブ出力を発生する。第３ゲート
は、各短いシフト・レジスタ内の最終フリップ・フロッ
プをモニタし、信号が高でも低でもない時にアクティブ
出力を発生する。第４ゲートにより、これら３個のゲー
トの出力を要約し、信号データ・ラインにローカル非安
定信号を出力する。モニタする総べてのラインの結果を
オアして、モニタする総べてのラインの状態を示す非安
定信号とする。独立したイネーブル（付勢）信号によ
り、任意の時点にモニタするラインを決定する。

［実施例］第１図は、同期２重しきい値データと共に用いるのに適
する本発明の非安定データ認識回路（リコグナイザ）の
代表的部分のブロック図である。第１図で「ケーブル」
と記した垂直点線に留意されたい。この点線の左側の回
路は、取込みプローブ内に物理的に配置してもよい。ま
た、この点線の右側の回路は、取込み装置自体内に配置
してもよい。この点線自体は、機器にプローブを接続す
るケーブルを表す。

デジタル・データの１ビットを表す信号を、高しきい値
側電圧比較器30及び低しきい値側電圧比較器46の＋（非
反転）入力端に供給する。高しきい値電圧レベルを電圧
比較器30の−（反転）入力端に供給し、低しきい値デー
タを電圧比較器46の−入力端に供給する。よって、デー
タ信号レベルが高しきい値電圧レベルより高い時に、電
圧比較器30は高レベルを出力し、データ信号レベルが低
しきい値電圧レベルよりも高い時に、電圧比較器46は高
レベル出力する。

電圧比較器30及び46の出力をグリッチ・ラッチ31及び47
の入力端に供給する。これらグリッチ・ラッチの出力デ
ータがフリップ・フロップ32及び48にクロックされると
き、次のクロックが発生するまで、これらラッチは、夫
々のしきい値と交差している遷移をラッチする。しか
し、これらグリッチ・ラッチ31及び47は、オプシヨンで
ある。比較器30及び46の正出力端（非反転出力端）をフ
リップ・フロップ32及び48のＤ入力端に直接接続すれ
ば、アクティブ・クロック・エッジの時点で、これら比
較器の状態のみがフリップ・フロップ32及び48に蓄積さ
れ、クロック・パルスのアクティブ・エッジ間に発生す
る遷移は無視される。なお、フリップ・フロップ32及び
48の反転Ｑ出力は、グリッチ検出のため、グリッチ・ラ
ッチ31及び47に夫々供給する。

高レベル側の第１フリップ・フロップ32は、電圧比較器
30又は（オプションの）グリッチ・ラッチ31の出力をモ
ニタし、取込み機器の総べてのクロック信号のアクティ
ブ・エッジが発生する際に、その状態を蓄積する。フリ
ップ・フロップ32に蓄積された「１」は、最新のアクテ
ィブ・クロック・エッジの時点において、データ信号電
圧レベルが高しきい値電圧レベルより高いことを示す
か、又は、オプションとして、最新クロック以後の任意
の時点でのデータ信号が高しきい値電圧レベルより高い
ことを示す。フリップ・フロップ48は、電圧比較器46の
出力をモニタするか、オプションとして、グリッチ・ラ
ッチ47の出力をモニタして、クロック信号の総べてのア
クティブ・エッジの発生する際のその状態を蓄積する。
フリップ・フロップ48に蓄積された「１」は、最新のア
クティブ・クロック・エッジの時点において、データ信
号電圧レベルが低しきい値電圧レベルより高いことを示
すか、又は、オプションとして、データ信号電圧レベル
が、最新のクロック以後の任意の時点で低しきい値電圧
レベルよりも高いことを示す。

第２フリップ・フロップ34及び50は、第１フリップ・フ
ロップ32及び48の出力が単安定となる可能性から保護す
る。この保護が必要な理由は、被試験システムのデータ
状態の遷移は、取込み機器内のクロック信号と非同期の
ためである。第２フリップ・フロップ34及び50に関連し
た第３フリップ・フロップ36及び52は、１対の非常に短
いシフト・レジスタを構成するので、アンド・ゲート38
及び54は、データ信号に関する高側及び低側の情報の現
在及び前の状態を比較できる。

アンド・ゲート38は、一方の入力として、高側第２フリ
ップ・フロップ34の反転Ｑ（/Q）出力を受け、別の入力
として、高側第３フリップ・フロップ36のＱ出力を受け
る。このアンド・ゲート38への第３入力であるイネーブ
ル信号により、このチャンネルをモニタするかを選択す
る。アンド・ゲート38がイネーブルされると、高側第２
フリップ・フロップ34が「０」を蓄積しているときに、
高側第３フリップ・フロップ36が「１」を蓄積している
と、アンド・ゲート38は「１」を出力する。この組み合
わせが生じるのは、データ信号が、１つのアクティブ・
クロック・エッジで高であり、次のクロック・アクティ
ブ・エッジで高でないとき、即ち、高状態からの遷移の
時のみである。

同様に、アンド・ゲート54は、一方の入力として、低側
第３フリップ・フロップ52の反転Ｑ（/Q）出力を受け、
別の入力として、低側第２フリップ・フロップ50のＱ出
力を受ける。このアンド・ゲート54への第３入力である
イネーブル信号により、このチャンネルをモニタするか
を選択する。アンド・ゲート54がイネーブルされると、
低側第２フリップ・フロップ50が「１」を蓄積している
ときに、低側第３フリップ・フロップ52が「０」を蓄積
していると、アンド・ゲート54は「１」を出力する。こ
の組み合わせが生じるのは、データ信号が、１つのアク
ティブ・クロック・エッジで低であり、次のクロック・
アクティブ・エッジで低でないとき、即ち、低状態から
の遷移の時のみである。

上述の基本的技術は、他のロジック回路とでも動作する
点に留意されたい。例えば、電圧比較器46の入力端への
接続が逆となり、データ信号が低しきい値よりも低いと
きに、電圧比較器46が「１」を出力するならば、同じ効
果を得るためには、即ち、低状態からの遷移の発生時に
「１」を出力するためには、アンド・ゲート54は、フリ
ップ・フロップ50及び52の反対側の出力を見なければな
らない（入力しなければならない）。

中間のアンド・ゲート40は、高側第３フリップ・フロッ
プ36の反転Ｑ出力と、低側第３フリップ・フロップ52の
Ｑ出力を受ける。よって、このアンド・ゲート40は、フ
リップ・フロップ36が「０」を蓄積し、フリップ・フロ
ップ52が「１」を蓄積する際に、その入力条件が満足さ
れる（「１」を出力できる）。したがって、フリップ・
フロップ36及び52の記憶内容が、このサンプルを取り込
んだ時点でのデータ信号が高しきい値及び低しきい値の
中間にあることを示すときを、中間アンド・ゲート40が
検出する。なお、アンド・ゲート40にも、イネーブル信
号が供給されている。

これとは別に、中間アンド・ゲート40は、フリップ・フ
ロップ34の反転Ｑ出力及びフリップ・フロップ50のＱ出
力を受けることもできる。この場合、フリップ・フロッ
プ34の蓄積内容が「０」で、フリップ・フロップ50の蓄
積内容が「１」のときに、アンド・ゲート40の入力条件
が満足される。したがって、サンプルを取込む時点にお
いて、データ信号が高しきい値及び低しきい値の間であ
ることを、フリップ・フロップ34及び50の蓄積内容が示
す時を、中間アンド・ゲート40は検出する。

これら３個のアンド・ゲート38、40及び54の出力をオア
・ゲート42の入力端に供給する。よって、このオア・ゲ
ート42は、アンド・ゲート38、40又は54の出力が高の時
に高出力を発生する。この高出力が発生するのは、デー
タ信号のレベルが高でも低でもない時、即ち、中間アン
ド・ゲート40の出力が高の時、又は、いずれかのロジッ
ク状態からの遷移がある時、即ち、アンド・ゲート38又
は54が高を出力する時である。

要約オア・ゲート44を除いて、第１図に示す総べての回
路を用いて、データの１チャンネルを評価する。被評価
データの別のビットに対しては、別の同様な回路が必要
になる。オア・ゲート44は、夫々上述の如く評価された
多くのデータ信号からの評価結果を要約して、任意の被
モニタデータ信号が、既知のロジック状態の中間か、そ
の状態から遷移する時に、非安定信号を発生する。

よって、ブロック30〜38が、デジタル・データ信号が高
しきい値より高いレベルから高しきい値より低いレベル
に遷移することを検出する第１検出手段となり、ブロッ
ク46〜54が、デジタル・データ信号が低しきい値より低
いレベルから低しきい値よりも高いレベルに遷移するこ
とを検出する第２検出手段となる。また、ブロック30〜
36、46〜52及び40が、デジタル・データ信号が低しきい
値及び高しきい値の間のレベルであることを検出する第
３検出手段となり、ブロック42が、第１検出手段、第２
検出手段及び第３検出手段の出力信号の論理和により、
デジタル・データ信号が非安定データであることを示す
非安定信号を発生する非安定信号発生手段となる。

第２図は、カウンタ／タイマと関連させて本発明を用
い、データの不安定な期間を測定又はモニタする際のブ
ロック図である。非安定データ認識回路（リコグナイ
ザ）10と、関連モード制御回路を有するカウンタ／タイ
マ15とを用いて、安定及び不安定な期間を測定し、セッ
トアップ・タイム及びホールド・タイムの変動を検出す
る。非安定データ・リコグナイザ10は、多く（ｎ個）の
データ入力端、等しい数のイネーブル信号入力端、高し
きい値データレベル入力端、低しきい値電圧レベル入力
端、クロック信号入力端を具えている。非安定データ・
リコグナイザの出力は、イネーブルされた任意のデジタ
ル・データ信号が遷移しているか、高及び低しきい値の
間にあることを示す非安定データ信号である。

カウンタ／タイマ15は、非安定データ・リコグナイザ10
からの非安定データ信号、ユーザ・クロック信号、デー
タ試験用データ取込み機器からのクロック信号、モード
制御信号、時間条件信号を受ける。ユーザ・クロック信
号は、取込みシステムのクロック信号に同期しており、
非安定データ・リコグナイザ10のデータ経路と等価な一
連のフリップ・フロップ（等価遅延回路）を通過する。
時間条件信号は、セットアップ・タイム、ホールド・タ
イム、安定時間、又は非安定時間に関する条件の信号で
ある。カウンタ／タイマ15が、直列プリロード計数情報
を受け、直列ロードに充分な時間があれば、セットアッ
プ・タイム又はホールド・タイムの条件を入力ラインに
直列に供給できる。そうでなければ、この情報を並列に
供給するのに、多くのラインが必要である。わずか２つ
の動作モードのみ、例えば、セットアップ及びホールド
のみを考慮するならば、モード制御信号は、単一のライ
ンでよい。別の動作モードを望むならば、別のモード制
御信号用のラインを用いる。他のモードは、「データ安
定時間」又は「データ非安定時間」でもよい。明らか
に、この回路がこれら動作モードの１つのみの専用なら
ば、モード制御信号は、全くなくてもよい。カウンタ／
タイマ15は、取込みシステム・クロックを計数するの
で、そのタイミング分解能は、取込みシステム・クロッ
ク信号の周期に等しい。

カウンタ／タイマ15の出力は、あるモードでの条件下に
おける状態を表すフェイル信号である。このカウンタ／
タイマ15は、プリロード値からゼロに向かってカウント
・ダウンするように構成されている。セットアップ・タ
イムの変動をモニタするモードでは、時間条件値は、最
小の必要セットアップ・タイムであり、タイマは、非安
定信号が発生状態からなくなったときに、この値からの
カウント・ダウンを開始する。カウンタ／タイマ15がカ
ウント・ダウンを終了する前に、このカウンタ／タイマ
15は、アクティブ・ユーザ・クロック・エッジを受ける
ならば、不十分なセットアップ・タイムであり、フェイ
ル信号が出力する。ユーザ・クロック信号のアクティブ
・エッジの前に、タイマがカウント・ダウンを終了する
と、セットアップ・タイム条件に合い、フェイル信号は
出力されない。出力状態から非出力状態に変化する非安
定信号により、カウンタが計数をまだ開始をしないと、
アクティブ・ユーザ・クロック・エッジも無視される。

ホールド・タイム・モードにおいて、カウンタ／タイマ
15のカウンタ部分は、ホールド・タイム条件をプリロー
ドする。しかし、このモードにおいて、アクティブ・ユ
ーザ・クロック・エッジが、タイマ計数を開始させる。
また、タイマがそのカウントダウンを終了する前に、非
安定データ・リコグナイザ10からの非安定信号がアクテ
ィブになると、フェイル信号が出力する。非安定信号が
アクティブになったときに、タイマがゼロに達している
か、開始していなければ、フェイル出力は発生しない。

カウンタ／タイマ回路15は、安定なデータの充分な期間
をチェックできるようにも構成できる。タイマ部分は、
安定なデータの許容最小期間の値をプリロードでき、非
出力状態になった非安定信号によりカウントダウンが開
始する。また、タイマが計数を終了する前に、非安定信
号が出力状態になると、フェイル信号が出力する。同様
に、不安定な期間をモニタするには、不安定データの最
大許容期間を時間条件としてプリロードし、非安定信号
がアクティブになったときにカウンタが計数を開始す
る。そして、非安定信号が非出力状態になる前にタイマ
がゼロに達すると、フェイル信号が出力する。これらを
モニタするのではなく、これらの値を測定するのを望む
ならば、適切なモード制御回路、及びカウンタ／タイマ
の計数値読出し用のラインにより実現できる。

本発明の好適な実施例について説明したが、本発明の要
旨を逸脱することなく種々の変形変更が可能である。

［発明の効果］上述の如く、本発明の非安定データ認識回路によれば、
被モニタ２重しきい値同期データが非安定な期間を認識
できる。

【図面の簡単な説明】

第１図は、本発明の非安定データ認識回路の好適な一実
施例のブロック図、第２図は、本発明とカウンタ／タイ
マとを組み合わせたシステムのブロック図、第３図は、
従来の非安定データ認識回路のブロック図、第４図は、
非同期データ用の従来の非安定データ認識回路のブロッ
ク図である。 30〜38:第１検出手段 46〜54:第２検出手段 30〜36、46〜52、40:第３検出手段 42:非安定信号発生手段

Claims

【特許請求の範囲】

【請求項１】デジタル・データ信号が高しきい値より高
いレベルから該高しきい値より低いレベルに遷移するこ
とを検出する第１検出手段と、上記デジタル・データ信号が低しきい値より低いレベル
から該低しきい値よりも高いレベルに遷移することを検
出する第２検出手段と、上記デジタル・データ信号が上記低しきい値及び上記高
しきい値の間のレベルであることを検出する第３検出手
段と、上記第１検出手段、上記第２検出手段及び上記第３検出
手段の出力信号の論理和により、上記デジタル・データ
信号が非安定データであることを示す非安定信号を発生
する非安定信号発生手段とを具えた非安定データ認識回路。