JPH0718914B2 - Ｌｓｉテスタ - Google Patents
ＬｓｉテスタInfo
- Publication number
- JPH0718914B2 JPH0718914B2 JP1047764A JP4776489A JPH0718914B2 JP H0718914 B2 JPH0718914 B2 JP H0718914B2 JP 1047764 A JP1047764 A JP 1047764A JP 4776489 A JP4776489 A JP 4776489A JP H0718914 B2 JPH0718914 B2 JP H0718914B2
- Authority
- JP
- Japan
- Prior art keywords
- dut
- signal
- comparator
- terminal
- lsi tester
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はLSIテスタに関する。詳述するとLSIテスタ本体
とDUT（Device Under Test）の間で高速信号を伝送する
際、高速性の妨げになる伝送線路の容量の影響を軽減し
高速応答できるLSIテスタに関する。
とDUT（Device Under Test）の間で高速信号を伝送する
際、高速性の妨げになる伝送線路の容量の影響を軽減し
高速応答できるLSIテスタに関する。
＜従来の技術＞ LSIテスタでは、DUTの或る端子（例えばNO 1ピン）に高
速ドライバ（以下単にドライバと記す）から高速パター
ン信号（高周波のパルス列信号）を加え、このDUTの持
つ固有の機能に基づいてDUTの別の端子又は前記同一端
子（NO 1ピン）から出力される高速信号を高速コンパレ
ータ（以下単にコンパレータと記す）で判定し、良否判
別をすることが行われる。
速ドライバ（以下単にドライバと記す）から高速パター
ン信号（高周波のパルス列信号）を加え、このDUTの持
つ固有の機能に基づいてDUTの別の端子又は前記同一端
子（NO 1ピン）から出力される高速信号を高速コンパレ
ータ（以下単にコンパレータと記す）で判定し、良否判
別をすることが行われる。
ドライバは、例えばLSIテスタ本体に備えるコンピュー
タから指令されたタイミングでパルス信号をDUTへ加え
るものである。コンパレータは、例えば前記コンピュー
タから指令されたタイミングでDUTの出力信号を或る電
圧レベルと比較しその結果を出力するものである。
タから指令されたタイミングでパルス信号をDUTへ加え
るものである。コンパレータは、例えば前記コンピュー
タから指令されたタイミングでDUTの出力信号を或る電
圧レベルと比較しその結果を出力するものである。
LSIは所謂I/Oピンと呼ばれ、同一端子ピンが入力端子に
も出力端子にもなる機能を持っている。このI/Oピンの
例を２つ説明する。
も出力端子にもなる機能を持っている。このI/Oピンの
例を２つ説明する。
＜例１＞例えば、NO 1の端子ピンに或るパターンＡを持
つパルス列信号を加えると、NO 5の端子ピンからこのLS
Iの持つ機能により生じた信号（この信号も或るパター
ンＢをした信号の場合が多い）を出力する。今度は、例
えば、NO 3の端子ピンにパターンＣを持つパルス列信号
を加えると、NO 1の端子ピンからこのLSIの持つ別の機
能により生じた信号を出力する。このようにNO 1の端子
は或る時は入力端子として動作し、或る時は出力端子と
して動作する。
つパルス列信号を加えると、NO 5の端子ピンからこのLS
Iの持つ機能により生じた信号（この信号も或るパター
ンＢをした信号の場合が多い）を出力する。今度は、例
えば、NO 3の端子ピンにパターンＣを持つパルス列信号
を加えると、NO 1の端子ピンからこのLSIの持つ別の機
能により生じた信号を出力する。このようにNO 1の端子
は或る時は入力端子として動作し、或る時は出力端子と
して動作する。
＜例２＞例えば、NO 4の端子ピンに或るパターンＤを持
つパルス列信号を加えると、このLSIの持つ特有の機能
によりこのNO 4の端子ピンから或るタイミングでパルス
信号が出力されるものがある。この場合、NO 4の端子ピ
ンは入力ピンから高速に出力ピンに切替わる。このLSI
から出力されるパルス信号をコンパレータで測定する必
要がある。
つパルス列信号を加えると、このLSIの持つ特有の機能
によりこのNO 4の端子ピンから或るタイミングでパルス
信号が出力されるものがある。この場合、NO 4の端子ピ
ンは入力ピンから高速に出力ピンに切替わる。このLSI
から出力されるパルス信号をコンパレータで測定する必
要がある。
以上の如く、LSIはI/Oピンを持っているので、どの端子
ピンがI/Oピンであっても検査できるようにLSIテスタで
は、LSIの各端子ごとにドライバとコンパレータがペア
となった回路を接続するように構成している。
ピンがI/Oピンであっても検査できるようにLSIテスタで
は、LSIの各端子ごとにドライバとコンパレータがペア
となった回路を接続するように構成している。
もっともこのペアとなったドライバとコンパレータが同
時に動作する場合は通常なく、ドライバが動作する時は
コンパレータはその動作を停止し、コンパレータが動作
する時はドライバの出力を“HIGHインピーダンス”とす
るように例えば前記コンピュータにより制御されてい
る。
時に動作する場合は通常なく、ドライバが動作する時は
コンパレータはその動作を停止し、コンパレータが動作
する時はドライバの出力を“HIGHインピーダンス”とす
るように例えば前記コンピュータにより制御されてい
る。
第２図，第３図にこのようなLSIテスタの要部を示す。
第２図と第３図において、10はLSIテスタ本体でありLSI
テスタを制御するコンピュータ,DUTをテストするための
各種プログラムを記憶したメモリ、DUTへ各種の電気信
号を与えるとともにDUTからの信号を計測する計測モジ
ュールなどを含むものである。これら各種構成要素間の
信号の流れ及びLSIテスタ本体10の動作は本願発明と直
接関係がないのでLSIテスタ本体の説明をこれに止どめ
る。
テスタを制御するコンピュータ,DUTをテストするための
各種プログラムを記憶したメモリ、DUTへ各種の電気信
号を与えるとともにDUTからの信号を計測する計測モジ
ュールなどを含むものである。これら各種構成要素間の
信号の流れ及びLSIテスタ本体10の動作は本願発明と直
接関係がないのでLSIテスタ本体の説明をこれに止どめ
る。
20はテストヘッドであり、DUTが次々と挿入されるICソ
ケット（図示せず）を搭載したボードである。
ケット（図示せず）を搭載したボードである。
ここでLSIテスタ本体10とテストヘッド20とは通常離れ
た位置に配置される。その理由を述べる。テストヘッド
20のICソケットにはハンドラー（図示せず）からDUTが
次々と挿入されるのでテストヘッド20はハンドラーと結
合の度合が強い。またウエハー上に印刷された状態のLS
Iを検査する場合は、プローバー（図示せず）が用いら
れるが、この場合はプローバーからテストヘッド20に信
号が加えられるのでテストヘッド20はプローバーとも結
合の度合が強い。ハンドラー又はプローバーはLSIの製
造ラインの流れに沿って設けられるものであるが、LSI
テスタ本体はこのハンドラー又はプローバーと一体化す
べきものでないため離れた位置に配置される。
た位置に配置される。その理由を述べる。テストヘッド
20のICソケットにはハンドラー（図示せず）からDUTが
次々と挿入されるのでテストヘッド20はハンドラーと結
合の度合が強い。またウエハー上に印刷された状態のLS
Iを検査する場合は、プローバー（図示せず）が用いら
れるが、この場合はプローバーからテストヘッド20に信
号が加えられるのでテストヘッド20はプローバーとも結
合の度合が強い。ハンドラー又はプローバーはLSIの製
造ラインの流れに沿って設けられるものであるが、LSI
テスタ本体はこのハンドラー又はプローバーと一体化す
べきものでないため離れた位置に配置される。
そしてハンドラー又はプローバーとの結合の制約上、テ
ストヘッド20は小型化を強く要請されている。
ストヘッド20は小型化を強く要請されている。
以上の結果、第２図においてLSIテスタ本体10とテスト
ヘッド20とはライン８で接続され、第３図は信号線41と
シールド42で構成されるラインで接続される。もっとも
ライン８もシールド線又はツイストペア線が用いられる
ことが多い。
ヘッド20とはライン８で接続され、第３図は信号線41と
シールド42で構成されるラインで接続される。もっとも
ライン８もシールド線又はツイストペア線が用いられる
ことが多い。
第２図と第３図の違いを述べる。上述のようにLSIテス
タはDUT7にドライバ１から高速パターン信号を加える。
またDUT7から出力される高速信号はコンパレータ２で判
定される。
タはDUT7にドライバ１から高速パターン信号を加える。
またDUT7から出力される高速信号はコンパレータ２で判
定される。
第２図はこのドライバ１と、コンパレータ２と、その制
御素子３をテストヘッド20上に搭載したものである。こ
のように構成することでドライバ１とDUT7、DUT7とコン
パレータ２は極めて近接した状態に配置されるので、信
号を高速に伝達することに関しては良好な状態におかれ
る。高速伝達に関し良好な状態とは、第２図に示すよう
にDUT7に接続される等価容量CAが小さいことを意味す
る。即ち、ドライバ１とDUT7、DUT7とコンパレータ２が
近接しているのでこの間のラインが短く、ライン容量CA
が小さいのである。
御素子３をテストヘッド20上に搭載したものである。こ
のように構成することでドライバ１とDUT7、DUT7とコン
パレータ２は極めて近接した状態に配置されるので、信
号を高速に伝達することに関しては良好な状態におかれ
る。高速伝達に関し良好な状態とは、第２図に示すよう
にDUT7に接続される等価容量CAが小さいことを意味す
る。即ち、ドライバ１とDUT7、DUT7とコンパレータ２が
近接しているのでこの間のラインが短く、ライン容量CA
が小さいのである。
しかし、この第２図の構成はテストヘッド20の上にドラ
イバ１とコンパレータ２と制御素子３を配置するため、
テストヘッド20の小型化の妨げとなる問題を有してい
る。
イバ１とコンパレータ２と制御素子３を配置するため、
テストヘッド20の小型化の妨げとなる問題を有してい
る。
一方、第３図はドライバ１と、コンパレータ２をLSIテ
スタ本体10に組込んだものである。従ってテストヘッド
20は第２図の構成に比べて格段に小型化を図ることがで
きる。この第３図の構成は離れた位置にあるドライバ１
とDUT7、DUT7とコンパレータ２間で信号を伝達するので
リモートドライブ方式と呼ぶ。
スタ本体10に組込んだものである。従ってテストヘッド
20は第２図の構成に比べて格段に小型化を図ることがで
きる。この第３図の構成は離れた位置にあるドライバ１
とDUT7、DUT7とコンパレータ２間で信号を伝達するので
リモートドライブ方式と呼ぶ。
しかし、第３図の構成は信号線41とシールド42との間に
形成される容量CBが大きくなりこの容量CBがDUTの端子
に接続されるので高速パルスが大きく遅延する問題があ
る。これを第４図と第５図を参照して説明する。
形成される容量CBが大きくなりこの容量CBがDUTの端子
に接続されるので高速パルスが大きく遅延する問題があ
る。これを第４図と第５図を参照して説明する。
近年デバイス（LSI）のローパワー化が進み、出力イン
ピーダンスの大きいデバイスが多くなってきている。こ
のようなデバイスに大きな容量の負荷を接続すれば出力
信号の立上がりは遅れる。第４図は第３図のDUT7とシー
ルド線とコンパレータ２の部分を抜出した図である。シ
ールド線は信号線41とシールド42の間に絶縁物が設けら
れており、図示する容量CBは大きなものとなる。従っ
て、出力インピーダンスがＲであるDUT7から第５図
（１）に示す信号を出力すると、時定数τ＝Ｒ・CBなる
遅れを受けて、コンパレータ２には第５図（２）に示す
ような波形として到達する。コンパレータ２が、例えば
第５図（２）に示す電圧レベルV1以上を“HIGH"レベル
と判断すれば、DUT7が第５図（１）に示す信号を出力し
てもコンパレータ２はこの信号を第５図（３）として認
識する。即ち、遅延時間ｔが発生する（第５図（３）参
照）。
ピーダンスの大きいデバイスが多くなってきている。こ
のようなデバイスに大きな容量の負荷を接続すれば出力
信号の立上がりは遅れる。第４図は第３図のDUT7とシー
ルド線とコンパレータ２の部分を抜出した図である。シ
ールド線は信号線41とシールド42の間に絶縁物が設けら
れており、図示する容量CBは大きなものとなる。従っ
て、出力インピーダンスがＲであるDUT7から第５図
（１）に示す信号を出力すると、時定数τ＝Ｒ・CBなる
遅れを受けて、コンパレータ２には第５図（２）に示す
ような波形として到達する。コンパレータ２が、例えば
第５図（２）に示す電圧レベルV1以上を“HIGH"レベル
と判断すれば、DUT7が第５図（１）に示す信号を出力し
てもコンパレータ２はこの信号を第５図（３）として認
識する。即ち、遅延時間ｔが発生する（第５図（３）参
照）。
LSIを検査する段階においては、ドライバによりDUTへ高
速のパターン信号を加え、この加えられたパターン信号
に対し、良品のDUTであればどのタイミングで“HIGH"ま
たは“LOW"となる信号を出力するか予め知ることができ
る。そこでLSIテスタではこのタイミングを指示するス
トローブ信号をコンパレータ２に送り、このストローブ
信号を加えた際のコンパレータ出力を読取ってDUTの良
否を判断している。
速のパターン信号を加え、この加えられたパターン信号
に対し、良品のDUTであればどのタイミングで“HIGH"ま
たは“LOW"となる信号を出力するか予め知ることができ
る。そこでLSIテスタではこのタイミングを指示するス
トローブ信号をコンパレータ２に送り、このストローブ
信号を加えた際のコンパレータ出力を読取ってDUTの良
否を判断している。
ここで第６図（１）に示すパターン信号をDUT7が出力
し、コンパレータ２には第６図（２）に示すタイミング
でストローブ信号が加えられたとする。しかし、第４図
に示す容量CBの影響で信号が遅延するのでコンパレータ
２は、第６図（１）の波形を第６図（３）の波形として
認識する。従って例えばストローブ信号のP1とP2におい
て、実際にDUTが出力した信号（第６図（１））と“HIG
H"“LOW"が異なる判定をすることになる。
し、コンパレータ２には第６図（２）に示すタイミング
でストローブ信号が加えられたとする。しかし、第４図
に示す容量CBの影響で信号が遅延するのでコンパレータ
２は、第６図（１）の波形を第６図（３）の波形として
認識する。従って例えばストローブ信号のP1とP2におい
て、実際にDUTが出力した信号（第６図（１））と“HIG
H"“LOW"が異なる判定をすることになる。
このような誤判定を防ぐため第５図（２）に示す遅延時
間τの影響が出ない程の低速パターン信号をドライバ１
からDUT7へ加えなければならないのでテストスピードが
遅くなる。膨大な数のLSIから良品のLSIを選別する時間
は、LSIの価格に大きく影響するので問題である。
間τの影響が出ない程の低速パターン信号をドライバ１
からDUT7へ加えなければならないのでテストスピードが
遅くなる。膨大な数のLSIから良品のLSIを選別する時間
は、LSIの価格に大きく影響するので問題である。
＜発明が解決しようとする課題＞ 以上のように第２図の構成はテストヘッド20が大きくな
る問題があり、第３図の構成はDUTのテストスピードが
遅くなる問題がある。
る問題があり、第３図の構成はDUTのテストスピードが
遅くなる問題がある。
本発明の目的は、テストスピードを落すことなくテスト
ヘッド部を小型化できるLSIテスタを提供することであ
る。
ヘッド部を小型化できるLSIテスタを提供することであ
る。
＜課題を解決するための手段＞ 本発明は、上記課題を解決するために 検査対象のLSI（以下単にDUTと言う）が次々と搭載され
るテストヘッド（20）と、このDUTの或る端子へ高周波
パルス信号を加えるドライバ（１）とこのDUTの同一端
子から出力される信号を受けるコンパレータ（２）とを
設けたLSIテスタ本体（10）と、に分離したLSIテスタに
おいて、 内シールドと外シールドで信号線を２重に被覆した線で
あって、前記DUTの或る端子とコンパレータ及びこのDUT
の同一端子とドライバを信号線で接続し、外シールドが
共通電位に接続された２重シールド線と、 前記テストヘッド（20）に設けられ、入力端子に信号線
の電位を導入し、この信号線電位と同一電位の出力端子
を内シールドに接続する高入力インピーダンスのバッフ
ァアンプと、 を講じたものである。
るテストヘッド（20）と、このDUTの或る端子へ高周波
パルス信号を加えるドライバ（１）とこのDUTの同一端
子から出力される信号を受けるコンパレータ（２）とを
設けたLSIテスタ本体（10）と、に分離したLSIテスタに
おいて、 内シールドと外シールドで信号線を２重に被覆した線で
あって、前記DUTの或る端子とコンパレータ及びこのDUT
の同一端子とドライバを信号線で接続し、外シールドが
共通電位に接続された２重シールド線と、 前記テストヘッド（20）に設けられ、入力端子に信号線
の電位を導入し、この信号線電位と同一電位の出力端子
を内シールドに接続する高入力インピーダンスのバッフ
ァアンプと、 を講じたものである。
＜作用＞ バッファアンプにより内シールドを信号線の電位と常に
同じになるようにしているので、信号線と内シールドと
の間に存在する容量C1に電荷がチャージされることはな
い。即ちDUT7から見て２重シールド線における容量C1は
負荷として作用せず信号の遅延は生じない。
同じになるようにしているので、信号線と内シールドと
の間に存在する容量C1に電荷がチャージされることはな
い。即ちDUT7から見て２重シールド線における容量C1は
負荷として作用せず信号の遅延は生じない。
＜実施例＞ 以下、図面を用いて本発明を詳しく説明する。
第１図は本発明に係るLSIテスタの一実施例を示す図で
ある。
ある。
第１図において、１はドライバ、２はコンパレータ、７
はDUT、10はLSIテスタ本体、20はテストヘッドであり、
これらは従来例の所で既に説明したものと同様であるた
めその再説明は省略する。即ち、本発明はドライバ１と
コンパレータ２をLSIテスタ本体内に設けたリモートド
ライブ方式を採用している。次に記載する構成が従来例
と異なる。
はDUT、10はLSIテスタ本体、20はテストヘッドであり、
これらは従来例の所で既に説明したものと同様であるた
めその再説明は省略する。即ち、本発明はドライバ１と
コンパレータ２をLSIテスタ本体内に設けたリモートド
ライブ方式を採用している。次に記載する構成が従来例
と異なる。
本発明ではドライバ１とDUT7、DUT7とコンパレータ２の
接続を２重シールド線30により行っている。即ち、ドラ
イバ１の出力端子及びコンパレータ２の入力端子は、２
重シールド線30の信号線３を介してDUT7の或る端子に接
続される。そして外シールド５の一端（ｄ）はLSIテス
タ本体10の共通電位に接続され、外シールド５の他端
（ｃ）はテストヘッド20の共通電位に接続される。
接続を２重シールド線30により行っている。即ち、ドラ
イバ１の出力端子及びコンパレータ２の入力端子は、２
重シールド線30の信号線３を介してDUT7の或る端子に接
続される。そして外シールド５の一端（ｄ）はLSIテス
タ本体10の共通電位に接続され、外シールド５の他端
（ｃ）はテストヘッド20の共通電位に接続される。
また、本発明は高入力インピーダンス・増幅度１のバッ
ファアンプ６をテストヘッド20に備えている。このバッ
ファアンプ６は、DUT7の近くの信号線３と入力端子を接
続し、この信号線３の電位と同一電位の出力端子を内シ
ールド４に接続している。
ファアンプ６をテストヘッド20に備えている。このバッ
ファアンプ６は、DUT7の近くの信号線３と入力端子を接
続し、この信号線３の電位と同一電位の出力端子を内シ
ールド４に接続している。
このような第１図のLSIテスタは次のように動作する。
信号線３と内シールド４は、バッファアンプ６の作用に
より常に同一電位にあるため、信号線３と内シールド４
との間に形成されるコンデンサに電荷がチャージされる
ことはない。従ってDUT7が例えば第６図（１）のような
波形の高速パターン信号を出力した場合、その波形は経
路途中の容量に影響されることなく（遅延することな
く）コンパレータ２に到達する。
より常に同一電位にあるため、信号線３と内シールド４
との間に形成されるコンデンサに電荷がチャージされる
ことはない。従ってDUT7が例えば第６図（１）のような
波形の高速パターン信号を出力した場合、その波形は経
路途中の容量に影響されることなく（遅延することな
く）コンパレータ２に到達する。
また、ドライバ１からDUT7へ送信する高速パターン信号
（高周波パルス信号）も上述したバッファアンプ６の作
用とリターン線（外シールド５）により正しく伝送され
る。
（高周波パルス信号）も上述したバッファアンプ６の作
用とリターン線（外シールド５）により正しく伝送され
る。
一方、内シールド４と外シールド５の間には容量C1が存
在するが、出力インピーダンスの低いバッファアンプ６
により高速充電されるので大きな遅延にはならない。
在するが、出力インピーダンスの低いバッファアンプ６
により高速充電されるので大きな遅延にはならない。
ドライバ１から出力される高周波パルス信号の経路は、
信号線３の（ａ）→信号線３の（ｂ）→DUT7→テストヘ
ッド20の共通電位→外シールド５の（ｃ）→外シールド
５の（ｄ）→LSIテスタ本体の共通電位である。
信号線３の（ａ）→信号線３の（ｂ）→DUT7→テストヘ
ッド20の共通電位→外シールド５の（ｃ）→外シールド
５の（ｄ）→LSIテスタ本体の共通電位である。
なお、伝送すべきパルスが高速でない場合は外シールド
５は被覆状のものである必要がなく単なる線で構成して
もよい。
５は被覆状のものである必要がなく単なる線で構成して
もよい。
＜本発明の効果＞ 以上述べたように本発明によれば、テストヘッド20へ追
加して設ける素子はバッファアンプだけである。バッフ
ァアンプは単一の素子であり（複数の電子部品で構成す
るものではない）、多くのスペースを必要としない。一
方、従来例の第２図構成はテストヘッド20へドライバ，
コンパレータ，制御素子（DAコンバータなどから構成さ
れる）等の多くの回路素子を必要とする。即ち本発明に
おいてはテストヘッド20の形状を小さくすることができ
る。また、伝送経路における容量の影響を受けず伝送信
号は遅延しないので高速にDUT検査を行うことができ
る。
加して設ける素子はバッファアンプだけである。バッフ
ァアンプは単一の素子であり（複数の電子部品で構成す
るものではない）、多くのスペースを必要としない。一
方、従来例の第２図構成はテストヘッド20へドライバ，
コンパレータ，制御素子（DAコンバータなどから構成さ
れる）等の多くの回路素子を必要とする。即ち本発明に
おいてはテストヘッド20の形状を小さくすることができ
る。また、伝送経路における容量の影響を受けず伝送信
号は遅延しないので高速にDUT検査を行うことができ
る。
第１図は本発明に係るLSIテスタの構成例を示す図、第
２図と第３図は従来例を示す図、第４図と第５図は信号
の遅延を説明する図、第６図はコンパレータにおける動
作を説明する図である。 １…ドライバ、２…コンパレータ、３…信号線、４…内
シールド、６…バッファアンプ、７…DUT、10…LSIテス
タ本体、20…テストヘッド、30…２重シールド線。
２図と第３図は従来例を示す図、第４図と第５図は信号
の遅延を説明する図、第６図はコンパレータにおける動
作を説明する図である。 １…ドライバ、２…コンパレータ、３…信号線、４…内
シールド、６…バッファアンプ、７…DUT、10…LSIテス
タ本体、20…テストヘッド、30…２重シールド線。
Claims (1)
- 【請求項１】検査対象のLSI（以下単にDUTと言う）が次
々と搭載されるテストヘッド（20）と、このDUTの或る
端子へ高周波パルス信号を加えるドライバ（１）とこの
DUTの同一端子から出力される信号を受けるコンパレー
タ（２）とを設けたLSIテスタ本体（10）と、に分離し
たLSIテスタにおいて、 内シールドと外シールドで信号線を２重に被覆した線で
あって、前記DUTの或る端子とコンパレータ及びこのDUT
の同一端子とドライバを信号線で接続し、外シールドが
共通電位に接続された２重シールド線と、 前記テストヘッド（20）に設けられ、入力端子に信号線
の電位を導入し、この信号線電位と同一電位の出力端子
を内シールドに接続する高入力インピーダンスのバッフ
ァアンプと、 を備えたLSIテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1047764A JPH0718914B2 (ja) | 1989-02-28 | 1989-02-28 | Ｌｓｉテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1047764A JPH0718914B2 (ja) | 1989-02-28 | 1989-02-28 | Ｌｓｉテスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02227680A JPH02227680A (ja) | 1990-09-10 |
| JPH0718914B2 true JPH0718914B2 (ja) | 1995-03-06 |
Family
ID=12784439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1047764A Expired - Fee Related JPH0718914B2 (ja) | 1989-02-28 | 1989-02-28 | Ｌｓｉテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0718914B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998034311A1 (fr) * | 1997-01-30 | 1998-08-06 | Matsushita Electric Industrial Co., Ltd. | Procede et câble permettant de relier un equipement electronique a un autre equipement electronique |
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| JPH0580122A (ja) * | 1991-09-24 | 1993-04-02 | Mitsubishi Electric Corp | Ｌｓｉ試験装置 |
| JP4320307B2 (ja) | 2005-03-04 | 2009-08-26 | 株式会社アドバンテスト | 波形入力回路、波形観測ユニット及び半導体試験装置 |
| JP6296965B2 (ja) * | 2014-11-28 | 2018-03-20 | 株式会社アドバンテスト | 電流測定回路および塩基配列解析装置 |
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1989
- 1989-02-28 JP JP1047764A patent/JPH0718914B2/ja not_active Expired - Fee Related
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| WO1998034311A1 (fr) * | 1997-01-30 | 1998-08-06 | Matsushita Electric Industrial Co., Ltd. | Procede et câble permettant de relier un equipement electronique a un autre equipement electronique |
| CN100361358C (zh) * | 1997-01-30 | 2008-01-09 | 松下电器产业株式会社 | 电子设备间的连接方法和连接电缆 |
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| JPH02227680A (ja) | 1990-09-10 |
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