JPS6159849A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPS6159849A JPS6159849A JP18066284A JP18066284A JPS6159849A JP S6159849 A JPS6159849 A JP S6159849A JP 18066284 A JP18066284 A JP 18066284A JP 18066284 A JP18066284 A JP 18066284A JP S6159849 A JPS6159849 A JP S6159849A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分Ｌ！ｔ）
本発明はＬＳＩをウェハ段階で高速測定できるようにし
た半導体試験装置に関する。
た半導体試験装置に関する。
（従来技術および発明が解決しようとする問題点）従来
、ＬＳＩテスタを■いた高速ＬＳＩのテストは、ウニ八
段階で低速な試験を行い、この低速試験の結果から良品
と思われるチップを選別し、次に選別したチップをパッ
ケージに組み立て、パッケージ化した段階で高速な試験
を行って１ｉｆｔＧ４的な試験としていた。
、ＬＳＩテスタを■いた高速ＬＳＩのテストは、ウニ八
段階で低速な試験を行い、この低速試験の結果から良品
と思われるチップを選別し、次に選別したチップをパッ
ケージに組み立て、パッケージ化した段階で高速な試験
を行って１ｉｆｔＧ４的な試験としていた。
第３図はＬＳＩテスタＴを用いたテストの模式図を示し
たものであり、ＬＳＩテスタＴは被測定デバイスＤＵＴ
ζζ信号を与えるドライバＤ１１と、波調１定デバイス
ＤｕＴからの出力がｒｌＪであるかｒＱｊであるかを比
較するコンパレータＣＭとを有するピンエレクトロニク
ス部ＰＥ／３ζ１１７えζいる。
たものであり、ＬＳＩテスタＴは被測定デバイスＤＵＴ
ζζ信号を与えるドライバＤ１１と、波調１定デバイス
ＤｕＴからの出力がｒｌＪであるかｒＱｊであるかを比
較するコンパレータＣＭとを有するピンエレクトロニク
ス部ＰＥ／３ζ１１７えζいる。
なお、ＬＳＩテスタ゛「を用いｔこテストにあっては、
ピンエレクトロニクス部ＰＥと被州定デバイスＤＯＴと
の距ｐ、ｉ Ｑできるｔ！け短くする乙とが波形を忠実
に再現する上で必要な条件であり、数ＩＱ１１１１１ｚ
オーダーの高速試験に対しては特に重要である。
ピンエレクトロニクス部ＰＥと被州定デバイスＤＯＴと
の距ｐ、ｉ Ｑできるｔ！け短くする乙とが波形を忠実
に再現する上で必要な条件であり、数ＩＱ１１１１１ｚ
オーダーの高速試験に対しては特に重要である。
ところで、被測定デバイスＤＵＴがノｆツケージ（こ組
み立てられている場合にあっては、ピンエレクトロニク
ス部１’Ｅと被測定デバイスＤＵＴどの距ｋＨＩ４を短
くすることは比較的に面単であるが、ウェハの状態にあ
っては第４図に示すよう：こウニ／”ｔプロービングを
伊用するため、ピンエレクトロニクス部ＰＥとウエハプ
ローパＷＰ間に長いケーブルが必要となり、波形の遅延
およびケーブル接続間でのインピーダンス不枯合による
波形歪等力≦起こり、高速テストは困難となる。なお、
第４図（こおいて、Ａはパフォーマンスポード、Ｃ１ま
インサートリング、Ｄはプローブカード、Ｉ（（まケー
ブルコネクタ、Ｍは位置合せを行うための顕微１．Ｑ、
Ｗはウエノ１であり、各部の詳細（ζつし）では後述す
る。
み立てられている場合にあっては、ピンエレクトロニク
ス部１’Ｅと被測定デバイスＤＵＴどの距ｋＨＩ４を短
くすることは比較的に面単であるが、ウェハの状態にあ
っては第４図に示すよう：こウニ／”ｔプロービングを
伊用するため、ピンエレクトロニクス部ＰＥとウエハプ
ローパＷＰ間に長いケーブルが必要となり、波形の遅延
およびケーブル接続間でのインピーダンス不枯合による
波形歪等力≦起こり、高速テストは困難となる。なお、
第４図（こおいて、Ａはパフォーマンスポード、Ｃ１ま
インサートリング、Ｄはプローブカード、Ｉ（（まケー
ブルコネクタ、Ｍは位置合せを行うための顕微１．Ｑ、
Ｗはウエノ１であり、各部の詳細（ζつし）では後述す
る。
これに対して、第５図に示す半導体試験装置にあっては
、ピンエレクトロニクス部ＰＥを動かしてウエハプロー
バＷＰ上に直接乗せることができ、ウェハＷ上の７＆
ａｌ定デバイスＤＵＴとピンエレクトロニクス部ｆ暉と
の電気的！長続はプローブカードＤとパフォーマンスポ
ードＡとの間に設けられた双方向プローブコンタクトピ
ンにより行うため、第４図の装置と比較して配線長の短
縮および接続個所の削；ｈλが図れ、ウェハ段階での高
速テストが実行しやすい形式となっている。
、ピンエレクトロニクス部ＰＥを動かしてウエハプロー
バＷＰ上に直接乗せることができ、ウェハＷ上の７＆
ａｌ定デバイスＤＵＴとピンエレクトロニクス部ｆ暉と
の電気的！長続はプローブカードＤとパフォーマンスポ
ードＡとの間に設けられた双方向プローブコンタクトピ
ンにより行うため、第４図の装置と比較して配線長の短
縮および接続個所の削；ｈλが図れ、ウェハ段階での高
速テストが実行しやすい形式となっている。
（参考文献： Ｓ、Ｓｕｇａｍｏｒ：ｅｔ ＆＋、、
Ｄｉｇｅｓｔ ｏｆ Ｐａｐ−ｅｒｓ、 ＋９８３ Ｔ
ｅ５ｔ Ｃｏｎｆ８ｒｅｎｃｅ、 Ｐ、３７１）しかし
ながら、上記の第５図の構成にあっては、被測定デバイ
スＤＯＴの出力の負荷を考慮した場合、ピンエレクトロ
ニクス部ＰＥのコンパレータＣＭの入力容置が大きく、
他の配線容量を含めて１００９Ｆ近い値となり、ＬＳＩ
の出力条件として仕様通りの条件を満たずとはいえない
。
Ｄｉｇｅｓｔ ｏｆ Ｐａｐ−ｅｒｓ、 ＋９８３ Ｔ
ｅ５ｔ Ｃｏｎｆ８ｒｅｎｃｅ、 Ｐ、３７１）しかし
ながら、上記の第５図の構成にあっては、被測定デバイ
スＤＯＴの出力の負荷を考慮した場合、ピンエレクトロ
ニクス部ＰＥのコンパレータＣＭの入力容置が大きく、
他の配線容量を含めて１００９Ｆ近い値となり、ＬＳＩ
の出力条件として仕様通りの条件を満たずとはいえない
。
以下、上記の事情Ｑ ＩＩｌ］確にするため、第４図お
よび第５図においてＡ、Ｃ，Ｄ等で示されるウェハブロ
ーバ？ＩＰの構成部品について概略ｒ１！説明する。
よび第５図においてＡ、Ｃ，Ｄ等で示されるウェハブロ
ーバ？ＩＰの構成部品について概略ｒ１！説明する。
第６図（ａｌはウェハにプロービングするヘッド部の部
品とその構成を示したものであり、ＡはＬＳＩテスタＴ
のピンエレクトロニクス部ＰＥとの接続を行うパフォー
マンスポード、ＤはウェハＷに直接接触するプローブ（
触針）を有するプローブカード、Ｂは多数の双方向プロ
ーブコンタクトビンが埋め込まれ、かつプローブカード
ＤとパフォーマンスポードＡとの接続を行つフロッグリ
ング、ＣはプローブカードＤが取り付けられるインサー
トリング１、Ｅはリングスペーサである。第６図（ｂ）
は第６図（ａ）のヘッド部の組立状ｊ占における平面図
と断面図を示し、たものであり、Ｆはプローブ、Ｇは双
方向プロ゛−ブコンタクトピンである。なお、図におい
て（よリングスペーサＥを省略しである。
品とその構成を示したものであり、ＡはＬＳＩテスタＴ
のピンエレクトロニクス部ＰＥとの接続を行うパフォー
マンスポード、ＤはウェハＷに直接接触するプローブ（
触針）を有するプローブカード、Ｂは多数の双方向プロ
ーブコンタクトビンが埋め込まれ、かつプローブカード
ＤとパフォーマンスポードＡとの接続を行つフロッグリ
ング、ＣはプローブカードＤが取り付けられるインサー
トリング１、Ｅはリングスペーサである。第６図（ｂ）
は第６図（ａ）のヘッド部の組立状ｊ占における平面図
と断面図を示し、たものであり、Ｆはプローブ、Ｇは双
方向プロ゛−ブコンタクトピンである。なお、図におい
て（よリングスペーサＥを省略しである。
しかして、ウニ凸円のＬＳＩの出力信号はプローブＦか
ら双方向プローブコンタクトピンＧヲ介し、バフオーｉ
ンスポードＡを４ＭでＬＳＩテスタに伝達さＪｌ、乙の
経路の占生谷証もすべてＬＳＩ出力の負荷容置として加
算されることになる。従って、ＬＳＩの仕様が低容量の
負荷条件で規定されている場合にはウエハプローバによ
る高速テストは困難であり、そのため、ウェハ段階では
低速で試験を行って良品と思われるチップを辺別し、パ
ッケージに組み立てた後にシンクロスコープと低入力８
址のＦＥＴプローブ等の機器で波形１１Ａ １ｉｌｌｌ
’／ してテストをするという方法を取らざるを得な
かった。よって、このようなテスト方法では２度手間と
なり、かつＬＳＩテスタを有効に吏用でさず、ＬＳＩの
テスト工数が著しく増大してしまうという欠点があった
。 ・ （問題点を解決するための手段） 本発明は上記の点に鑑み提案されたものであり、その目
的とするところは、試験時におけろＬＳＩ出力の負荷を
低容量にし、ＬＳＩテスクによろウェハ段階における高
速テストを可能とした半導体試駆ル装置を提ａ（するこ
とにある。
ら双方向プローブコンタクトピンＧヲ介し、バフオーｉ
ンスポードＡを４ＭでＬＳＩテスタに伝達さＪｌ、乙の
経路の占生谷証もすべてＬＳＩ出力の負荷容置として加
算されることになる。従って、ＬＳＩの仕様が低容量の
負荷条件で規定されている場合にはウエハプローバによ
る高速テストは困難であり、そのため、ウェハ段階では
低速で試験を行って良品と思われるチップを辺別し、パ
ッケージに組み立てた後にシンクロスコープと低入力８
址のＦＥＴプローブ等の機器で波形１１Ａ １ｉｌｌｌ
’／ してテストをするという方法を取らざるを得な
かった。よって、このようなテスト方法では２度手間と
なり、かつＬＳＩテスタを有効に吏用でさず、ＬＳＩの
テスト工数が著しく増大してしまうという欠点があった
。 ・ （問題点を解決するための手段） 本発明は上記の点に鑑み提案されたものであり、その目
的とするところは、試験時におけろＬＳＩ出力の負荷を
低容量にし、ＬＳＩテスクによろウェハ段階における高
速テストを可能とした半導体試駆ル装置を提ａ（するこ
とにある。
上記の目的を達成するため、本’ｒｂ明は、半導体ウェ
ハ上に形成されたＬＳＩの電極と接し、かつＬＳＩテス
タと電気的に接続された触１１を有したプローブカード
を備えてなる半導体チップｕにおいて、前記ブ四−ブカ
ードの複数本の触針のうち少なくともＬＳＩの出力回路
からの信号を収り出す触針に対し、低入力容量の増１Ｍ
素子と高駆動能力を有した増１１Ｇ素子とを個々に設け
、前記触針な前記低入力容量の増幅素子の入力端子に接
続し、この低入力容量の増幅素子の出力端子を前記高駆
動能力を有する増幅素子の入力端子に接続し、この高駆
動能力を有する増１１’？Ａ ：ｉ：子の出力端子を前
記ＬＳＩテスクのコンパレータの入力端子に接続し、前
記プローブカード上ないしはプローブカード近傍に配置
したプリント基板上に前記低入力容量の増幅素子と高駆
動能力を有する増幅素子とを搭載することを特徴とする
半尋体試験装匠を発明の要旨とするものである。
ハ上に形成されたＬＳＩの電極と接し、かつＬＳＩテス
タと電気的に接続された触１１を有したプローブカード
を備えてなる半導体チップｕにおいて、前記ブ四−ブカ
ードの複数本の触針のうち少なくともＬＳＩの出力回路
からの信号を収り出す触針に対し、低入力容量の増１Ｍ
素子と高駆動能力を有した増１１Ｇ素子とを個々に設け
、前記触針な前記低入力容量の増幅素子の入力端子に接
続し、この低入力容量の増幅素子の出力端子を前記高駆
動能力を有する増幅素子の入力端子に接続し、この高駆
動能力を有する増１１’？Ａ ：ｉ：子の出力端子を前
記ＬＳＩテスクのコンパレータの入力端子に接続し、前
記プローブカード上ないしはプローブカード近傍に配置
したプリント基板上に前記低入力容量の増幅素子と高駆
動能力を有する増幅素子とを搭載することを特徴とする
半尋体試験装匠を発明の要旨とするものである。
次に本発明の詳細な説明する。なお、実り醋例は一つの
例示であって、本発明の精神を逸脱しない範囲で、種々
の変更あるいは改良を行いうろことはいうまでもない。
例示であって、本発明の精神を逸脱しない範囲で、種々
の変更あるいは改良を行いうろことはいうまでもない。
本発明の第１の実施例を第１図（ｎ）に示す。
図において、Ａはパフォーマンスポード、８はフロッグ
リング、Ｃはインサートリング、Ｄはプローブカード、
Ｆはプローブ、Ｇは双方向プローブコンタクトビンであ
り、プローブカードＤを除き第６図において示したもの
と実質的に同一である。また、１夏は低入力容量の増＋
ｌＱ素子と？Ｊ駆勅能力を有する増幅素子とを搭載した
半導体チップないしはＵ別部品を示している。なお、プ
ローブカードＤはマスクスライスＬＳＩを除いて、ＬＳ
Ｉの品種対応に作成するのが一般的である。
リング、Ｃはインサートリング、Ｄはプローブカード、
Ｆはプローブ、Ｇは双方向プローブコンタクトビンであ
り、プローブカードＤを除き第６図において示したもの
と実質的に同一である。また、１夏は低入力容量の増＋
ｌＱ素子と？Ｊ駆勅能力を有する増幅素子とを搭載した
半導体チップないしはＵ別部品を示している。なお、プ
ローブカードＤはマスクスライスＬＳＩを除いて、ＬＳ
Ｉの品種対応に作成するのが一般的である。
第１図（ａ）において半導体チップＨはＬＳＩの電極に
接するプローブＦ 峠に設けられており、図ではプロー
ブカードＤ上に固定されている。
接するプローブＦ 峠に設けられており、図ではプロー
ブカードＤ上に固定されている。
このような構造になっていることから、その等価回路は
第１図（ｂ）の如く表わさＪする。第１図（ｂ）におい
て、Ｉ■１ば低入力容量の１０幅素子を、Ｈ２は低入力
容量の増幅素子Ｈ１に入力した波形を忠実に可現し、か
つ高駆動能力を有する増１１Ｇ素子を、Ｃ，、ＣＬｌ；
ｉ密生容量を夫々示している。
第１図（ｂ）の如く表わさＪする。第１図（ｂ）におい
て、Ｉ■１ば低入力容量の１０幅素子を、Ｈ２は低入力
容量の増幅素子Ｈ１に入力した波形を忠実に可現し、か
つ高駆動能力を有する増１１Ｇ素子を、Ｃ，、ＣＬｌ；
ｉ密生容量を夫々示している。
° しかして、ウェハＷ上のＬＳＩの出力回路からプロ
ーブＦを介して見た負荷の容置Ｃ６はプローブカードＤ
における容量のみとなり、プローブカードＤからピンエ
レクトｒＪニクス部ＰＥへ至るまでの容量ＣＬに比して
十分少さい（Ｃ，＜＜ＣＬ）ものとなる。従って、ウニ
へＷ上のＬＳＩの出力回路は、従来の構成においてはＣ
，＋ＣＬで表わされる１００９Ｆ近い大容量を駆動しな
ければならなかったが、本発明にあっては数ｐＦの小吉
量Ｃ６を駆動すればよいことになり、ＬＳＩの高速テス
トがウェハプロービングの段階で可能となる。
ーブＦを介して見た負荷の容置Ｃ６はプローブカードＤ
における容量のみとなり、プローブカードＤからピンエ
レクトｒＪニクス部ＰＥへ至るまでの容量ＣＬに比して
十分少さい（Ｃ，＜＜ＣＬ）ものとなる。従って、ウニ
へＷ上のＬＳＩの出力回路は、従来の構成においてはＣ
，＋ＣＬで表わされる１００９Ｆ近い大容量を駆動しな
ければならなかったが、本発明にあっては数ｐＦの小吉
量Ｃ６を駆動すればよいことになり、ＬＳＩの高速テス
トがウェハプロービングの段階で可能となる。
なお、半導体チップＨの大きさとプローブＦの本数、な
らびにプローブカードＤの大きさに応じて半導体チップ
Ｈの取付位置をブ四−ブカードＤの片面あるいは両面と
１史い分けることかでさる。
らびにプローブカードＤの大きさに応じて半導体チップ
Ｈの取付位置をブ四−ブカードＤの片面あるいは両面と
１史い分けることかでさる。
次に本発明のガ″）２の実施例をジ！２図に示す。
図において■はドータボードであり、プローブカードＤ
とパフォーマンスポードＡとの接ｋｉｔを行うと共に、
低入力容量の増幅素子Ｈ，および高駆動能力を有した増
幅素子Ｈ２を１４成する半導体チップＨな搭載するため
のプリント基板である。
とパフォーマンスポードＡとの接ｋｉｔを行うと共に、
低入力容量の増幅素子Ｈ，および高駆動能力を有した増
幅素子Ｈ２を１４成する半導体チップＨな搭載するため
のプリント基板である。
なお、他の１μ！成は第１図に示したものと１に１暑で
ある。
ある。
しかして、この実施例はプローブカードＤ上に半導体チ
ップＨを搭載することが困難なにきに適している。なお
、ドータボードｌが１枚挿入されることからフロッグリ
ングＢが２重に必要となるが、ウェハＷ上のＬＳＩの出
力回路が駆動すべき容置は第１図の構成に比較してわず
かに却加する程度であり、第１図のものと向（孟に高速
なウェハテストが可能である。また、ドータボードｌに
半導体チップ■１を搭載ずろ揚ム、ドータボードＩの片
面ないしは両面の使用が可（１’ｔｌであり、半導体チ
ップｌ−１の太ささと、その餌故に応じて６ａ置する位
置および面を使い分け、１１ばよい。
ップＨを搭載することが困難なにきに適している。なお
、ドータボードｌが１枚挿入されることからフロッグリ
ングＢが２重に必要となるが、ウェハＷ上のＬＳＩの出
力回路が駆動すべき容置は第１図の構成に比較してわず
かに却加する程度であり、第１図のものと向（孟に高速
なウェハテストが可能である。また、ドータボードｌに
半導体チップ■１を搭載ずろ揚ム、ドータボードＩの片
面ないしは両面の使用が可（１’ｔｌであり、半導体チ
ップｌ−１の太ささと、その餌故に応じて６ａ置する位
置および面を使い分け、１１ばよい。
（発明の効果）
以上説明したように、本発明の半導体試験裟買にあって
は、ウエハプローバを用いたウニ、Ｘテストの段階でＬ
ＳＩ出力の負荷容量を低減でさろので仕様に即した高速
テストを行え、従来のようにウェハテストの段階で低速
な機能テストを行い、論理機能の確認ができた良品と思
われるチップを選別し、パッケージに組み立てた後に再
度シンクロスコープ等を用いたテストを実行する必要が
なくなり、そのためＬＳＩテス□ ト工数の大幅削減お
よびパッケージの節約等において大きな利点がある。
は、ウエハプローバを用いたウニ、Ｘテストの段階でＬ
ＳＩ出力の負荷容量を低減でさろので仕様に即した高速
テストを行え、従来のようにウェハテストの段階で低速
な機能テストを行い、論理機能の確認ができた良品と思
われるチップを選別し、パッケージに組み立てた後に再
度シンクロスコープ等を用いたテストを実行する必要が
なくなり、そのためＬＳＩテス□ ト工数の大幅削減お
よびパッケージの節約等において大きな利点がある。
第】図は本発明の第１の実施例を示す図であり、（ａ）
は断面図、（ｂ）は等価回路図、第２図は本発明の第２
の実施例を示す断面図、第３図はＬＳＩテスタと被測定
デバイスとの壌し゛シ関係を示す図、第４図および第５
図は従来における１、３Ｉテスタとウェハプローパを用
いたウェハテストの説明図、第６図は従来のウニへプロ
ーパのヘッド部を示す図であり、（ａ）は分解♀、［親
図、（ｂ）ば組立状態における平面図および断面図であ
る。 Ｔ・・・・ＬＳＩテスタ、０ＵＴ−被８１ 定デバイス
、ＤＲ・・・・・ドライバ、、ＣＭ・・・・・コンパレ
ータ、［’Ｅ・・・ピンエレクトロニクスＧＩＳ、Ｗ
・・・ウェハ、ＷＰ・・・ウニへプローバ、Ａ・・・パ
フォーマンスホード、Ｂ・・・・・・フロッグリング、
Ｃ・・・・インサートリング、Ｄ・・・・・プローブカ
ード、Ｅ・・・・・リングスペーサ、Ｆ・・・・・プロ
ーブ（触計）、Ｇ−・・・双方向プローブコンタクトビ
ン、Ｉｌ・・・半導体ナツプ、Ｈｌ・・・・・・低入力
容置の増１Ｇ素子、トＩ２・・・高馨動能力を有した増
１０素子、！・・・・ドータボード、Ｃ，、ＣＬ・・・
・・奇生容量、Ｉ（・・・・ケーブルコネクタ、Ｍ・・
・・顕微鏡 ほか−「名 竿 １ 図 （ａ） （ｂ） Ｅ Ａ パフォーマンス爪゛−ド Ｈｌ、Ｈ２−ｊ
ｔ帽馴敵手Ｄ−ブローフ゛カード ＣＭ−
−コンパし一７Ｈ−ｆ％−’ｙＦ−＋−ノフ゛ 第２図 第３図 第４図 Ｔ ＷＰ 第６図
は断面図、（ｂ）は等価回路図、第２図は本発明の第２
の実施例を示す断面図、第３図はＬＳＩテスタと被測定
デバイスとの壌し゛シ関係を示す図、第４図および第５
図は従来における１、３Ｉテスタとウェハプローパを用
いたウェハテストの説明図、第６図は従来のウニへプロ
ーパのヘッド部を示す図であり、（ａ）は分解♀、［親
図、（ｂ）ば組立状態における平面図および断面図であ
る。 Ｔ・・・・ＬＳＩテスタ、０ＵＴ−被８１ 定デバイス
、ＤＲ・・・・・ドライバ、、ＣＭ・・・・・コンパレ
ータ、［’Ｅ・・・ピンエレクトロニクスＧＩＳ、Ｗ
・・・ウェハ、ＷＰ・・・ウニへプローバ、Ａ・・・パ
フォーマンスホード、Ｂ・・・・・・フロッグリング、
Ｃ・・・・インサートリング、Ｄ・・・・・プローブカ
ード、Ｅ・・・・・リングスペーサ、Ｆ・・・・・プロ
ーブ（触計）、Ｇ−・・・双方向プローブコンタクトビ
ン、Ｉｌ・・・半導体ナツプ、Ｈｌ・・・・・・低入力
容置の増１Ｇ素子、トＩ２・・・高馨動能力を有した増
１０素子、！・・・・ドータボード、Ｃ，、ＣＬ・・・
・・奇生容量、Ｉ（・・・・ケーブルコネクタ、Ｍ・・
・・顕微鏡 ほか−「名 竿 １ 図 （ａ） （ｂ） Ｅ Ａ パフォーマンス爪゛−ド Ｈｌ、Ｈ２−ｊ
ｔ帽馴敵手Ｄ−ブローフ゛カード ＣＭ−
−コンパし一７Ｈ−ｆ％−’ｙＦ−＋−ノフ゛ 第２図 第３図 第４図 Ｔ ＷＰ 第６図
Claims (1)
- 半導体ウェハ上に形成されたＬＳＩの電極と接し、か
つＬＳＩテスタと電気的に接続された触針を有したプロ
ーブカードを備えてなる半導体試験装置において、前記
プローブカードの複数本の触針のうち少なくともＬＳＩ
の出力回路からの信号を取り出す触針に対し、低入力容
量の増幅素子と高駆動能力を有した増幅素子とを個々に
設け、前記触針を前記低入力容量の増幅素子の入力端子
に接続し、この低入力容量の増幅素子の出力端子を前記
高駆動能力を有する増幅素子の入力端子に接続し、この
高駆動能力を有する増幅素子の出力端子を前記ＬＳＩテ
スタのコンパレータの入力端子に接続し、前記プローブ
カード上ないしはプローブカード近傍に配置したプリン
ト基板上に前記低入力容量の増幅素子と高駆動能力を有
する増幅素子とを搭載することを特徴とする半導体試験
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18066284A JPS6159849A (ja) | 1984-08-31 | 1984-08-31 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18066284A JPS6159849A (ja) | 1984-08-31 | 1984-08-31 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6159849A true JPS6159849A (ja) | 1986-03-27 |
Family
ID=16087119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18066284A Pending JPS6159849A (ja) | 1984-08-31 | 1984-08-31 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159849A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6334941A (ja) * | 1986-07-29 | 1988-02-15 | Mitsubishi Electric Corp | 半導体ウェハのテスト方法 |
| US5517126A (en) * | 1993-03-18 | 1996-05-14 | Tokyo Electron Limited | Probe apparatus |
| US9506974B2 (en) | 2014-01-24 | 2016-11-29 | Sitronix Technology Corp. | Active probe card |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5149688A (ja) * | 1974-10-25 | 1976-04-30 | Seiko Instr & Electronics |
-
1984
- 1984-08-31 JP JP18066284A patent/JPS6159849A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5149688A (ja) * | 1974-10-25 | 1976-04-30 | Seiko Instr & Electronics |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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