JP2003098221A - 半導体装置、半導体装置の試験方法及び半導体装置の試験装置 - Google Patents
半導体装置、半導体装置の試験方法及び半導体装置の試験装置Info
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Abstract
(57)【要約】
【課題】 低コストで高速なタイミングテストを実現で
きる半導体装置、半導体装置の試験方法及び半導体装置
の試験装置を提供する。 【解決手段】 内部回路７からの信号を出力する複数の
出力端子３と、複数の出力端子３と内部回路７の間にそ
れぞれ設けられたバッファ回路４，５，６・・・と、特
定のバッファ回路４と接続され、内部回路７からの信号
を遅延させる遅延回路８とを備える。これにより、超高
速で動作するデバイスであっても、入力された試験信号
に対する遅延時間を測定することが可能となる。
きる半導体装置、半導体装置の試験方法及び半導体装置
の試験装置を提供する。 【解決手段】 内部回路７からの信号を出力する複数の
出力端子３と、複数の出力端子３と内部回路７の間にそ
れぞれ設けられたバッファ回路４，５，６・・・と、特
定のバッファ回路４と接続され、内部回路７からの信号
を遅延させる遅延回路８とを備える。これにより、超高
速で動作するデバイスであっても、入力された試験信号
に対する遅延時間を測定することが可能となる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置、半
導体装置の試験方法及び半導体装置の試験装置に関し、
特に高速で動作する半導体装置に関するものである。
導体装置の試験方法及び半導体装置の試験装置に関し、
特に高速で動作する半導体装置に関するものである。
【０００２】
【従来の技術】半導体デバイスの完成後は、タイミング
テスト、機能テストなどの様々な試験が行われる。図８
に基づいて、試験装置（テスタ）１０１を用いた半導体
デバイスの試験方法について説明する。図８に示すよう
に、試験の際には被試験対象である半導体デバイス（以
下、ＤＵＴ（Device Under Test）という）１０５と試
験装置１０１とが接続される。
テスト、機能テストなどの様々な試験が行われる。図８
に基づいて、試験装置（テスタ）１０１を用いた半導体
デバイスの試験方法について説明する。図８に示すよう
に、試験の際には被試験対象である半導体デバイス（以
下、ＤＵＴ（Device Under Test）という）１０５と試
験装置１０１とが接続される。
【０００３】試験装置１０１は、テスタ本体１０２、テ
ストヘッド１０３及びピンエレクトロニクスカード１０
４を有して構成されている。テスタ本体１０２はＤＵＴ
１０５の試験条件として必要なテストパターン信号を発
生する。図８ではＤＵＴ１０５と試験装置１０１を便宜
上並べて図示しているが、実際の試験ではＤＵＴ１０５
がテストヘッド１０３内に格納されて試験が行われる。
ストヘッド１０３及びピンエレクトロニクスカード１０
４を有して構成されている。テスタ本体１０２はＤＵＴ
１０５の試験条件として必要なテストパターン信号を発
生する。図８ではＤＵＴ１０５と試験装置１０１を便宜
上並べて図示しているが、実際の試験ではＤＵＴ１０５
がテストヘッド１０３内に格納されて試験が行われる。
【０００４】図９はピンエレクトロニクスカード１０４
の構成を示す模式図である。試験の際には、テスタ本体
１０２からの信号を受けて、ピンエレクトロニクスカー
ド１０４のテスタドライバ１１１からテスト信号が発生
され、その信号はＤＵＴ１０５に印加される。ＤＵＴ１
０５からの応答信号はピンエレクトロニクスカード１０
４内部のコンパレータ１１２で受信され、コンパレータ
１１２によって期待値との比較が行われる。そして、比
較の結果に基いて、ＤＵＴ１０５が設計通りに動作して
いるか否かを試験装置１０１が判定する。
の構成を示す模式図である。試験の際には、テスタ本体
１０２からの信号を受けて、ピンエレクトロニクスカー
ド１０４のテスタドライバ１１１からテスト信号が発生
され、その信号はＤＵＴ１０５に印加される。ＤＵＴ１
０５からの応答信号はピンエレクトロニクスカード１０
４内部のコンパレータ１１２で受信され、コンパレータ
１１２によって期待値との比較が行われる。そして、比
較の結果に基いて、ＤＵＴ１０５が設計通りに動作して
いるか否かを試験装置１０１が判定する。
【０００５】
【発明が解決しようとする課題】しかしながら、半導体
装置の規模が増大し、複雑になるにつれて、半導体装置
の検査は年々難易度を増している。また、デバイスはま
すます高速となり、その高速動作を保証するためのタイ
ミングテストでは極めて高精度なタイミング精度が要求
されてきている。
装置の規模が増大し、複雑になるにつれて、半導体装置
の検査は年々難易度を増している。また、デバイスはま
すます高速となり、その高速動作を保証するためのタイ
ミングテストでは極めて高精度なタイミング精度が要求
されてきている。
【０００６】このようなデバイスの超高速化に対して
は、コスト低減の観点から高速動作のみを高額な高精度
テスタで試験し、低速な試験、いわゆる機能テストにつ
いては低精度なテスタでテストする２パス方式が広く採
用されつつある。しかし、近時におけるデバイスの高速
化は止まるところを知らず、超高速デバイスを高精度に
テストするテスタもますます高額なものとなっている。
このため、妥当なコストでデバイスを試験することが困
難となっていた。
は、コスト低減の観点から高速動作のみを高額な高精度
テスタで試験し、低速な試験、いわゆる機能テストにつ
いては低精度なテスタでテストする２パス方式が広く採
用されつつある。しかし、近時におけるデバイスの高速
化は止まるところを知らず、超高速デバイスを高精度に
テストするテスタもますます高額なものとなっている。
このため、妥当なコストでデバイスを試験することが困
難となっていた。
【０００７】図８に示した従来の試験装置１０１で超高
速かつ大規模な半導体デバイスを試験する場合には、２
パス方式を採用した場合であっても、高速動作を試験す
る際には、試験装置１０１を高精度な高額テスタに置き
換える必要がある。このため、デバイスの高速化に伴
い、そのテスト精度を向上するために高額な高精度テス
タを導入する必要があり、テストコストの低減に限界が
生じていた。
速かつ大規模な半導体デバイスを試験する場合には、２
パス方式を採用した場合であっても、高速動作を試験す
る際には、試験装置１０１を高精度な高額テスタに置き
換える必要がある。このため、デバイスの高速化に伴
い、そのテスト精度を向上するために高額な高精度テス
タを導入する必要があり、テストコストの低減に限界が
生じていた。
【０００８】また、高精度なテスタが高額になる要因と
して、試験装置１０１側で複数の高精度なピンエレクト
ロニクスカード１０４が必要となることが挙げられる。
これは、ＤＵＴ１０５が備える複数本の出力端子に複数
のピンエレクトロニクスカード１０４を対応させる必要
があるためである。従来の高精度テスタでは、ＤＵＴ１
０５の出力端子の全てに対応するように複数の高精度な
ピンエレクトロニクスカード１０４を設ける必要があ
り、試験装置１０１のコストの増大を避けることができ
なかった。
して、試験装置１０１側で複数の高精度なピンエレクト
ロニクスカード１０４が必要となることが挙げられる。
これは、ＤＵＴ１０５が備える複数本の出力端子に複数
のピンエレクトロニクスカード１０４を対応させる必要
があるためである。従来の高精度テスタでは、ＤＵＴ１
０５の出力端子の全てに対応するように複数の高精度な
ピンエレクトロニクスカード１０４を設ける必要があ
り、試験装置１０１のコストの増大を避けることができ
なかった。
【０００９】この発明は、上述のような問題点を解決す
るためになされたものであり、低コストで高速なタイミ
ングテストを実現できる半導体装置、半導体装置の試験
方法及び半導体装置の試験装置を提供することを目的と
する。
るためになされたものであり、低コストで高速なタイミ
ングテストを実現できる半導体装置、半導体装置の試験
方法及び半導体装置の試験装置を提供することを目的と
する。
【００１０】
【課題を解決するための手段】この発明の半導体装置
は、内部回路からの信号を出力する複数の出力端子と、
前記複数の出力端子と前記内部回路との間にそれぞれ設
けられたバッファ回路と、特定の前記バッファ回路と接
続され、前記内部回路からの信号を遅延させる遅延手段
とを備えたものである。
は、内部回路からの信号を出力する複数の出力端子と、
前記複数の出力端子と前記内部回路との間にそれぞれ設
けられたバッファ回路と、特定の前記バッファ回路と接
続され、前記内部回路からの信号を遅延させる遅延手段
とを備えたものである。
【００１１】また、前記遅延手段は直列に接続された偶
数個のインバータ回路からなるものである。
数個のインバータ回路からなるものである。
【００１２】また、前記遅延手段と並列して接続された
バイパス線と、前記内部回路からの信号を前記遅延手段
又は前記バイパス線のいずれか一方を介して前記出力端
子へ送るリレー手段とを更に備えたものである。
バイパス線と、前記内部回路からの信号を前記遅延手段
又は前記バイパス線のいずれか一方を介して前記出力端
子へ送るリレー手段とを更に備えたものである。
【００１３】また、この発明の半導体装置の試験方法
は、複数の出力端子を備えた半導体装置を試験する方法
であって、前記半導体装置に試験信号を印加する第１の
ステップと、前記複数の出力端子のうち特定の出力端子
からの出力信号のみを遅延させる第２のステップと、遅
延させた前記出力信号に基づいて前記半導体装置のタイ
ミングディレイ特性を評価する第３のステップとを備え
たものである。
は、複数の出力端子を備えた半導体装置を試験する方法
であって、前記半導体装置に試験信号を印加する第１の
ステップと、前記複数の出力端子のうち特定の出力端子
からの出力信号のみを遅延させる第２のステップと、遅
延させた前記出力信号に基づいて前記半導体装置のタイ
ミングディレイ特性を評価する第３のステップとを備え
たものである。
【００１４】また、前記特定の出力端子以外の出力端子
からの出力信号に基づいて前記半導体装置のロジック機
能を評価する第４のステップを更に備えたものである。
からの出力信号に基づいて前記半導体装置のロジック機
能を評価する第４のステップを更に備えたものである。
【００１５】また、前記第３のステップにおいて、前記
試験信号に対する前記出力信号の遅延時間に基づいて前
記タイミングディレイ特性の評価を行うものである。
試験信号に対する前記出力信号の遅延時間に基づいて前
記タイミングディレイ特性の評価を行うものである。
【００１６】また、前記遅延時間をオシロスコープで観
測した波形から求めるものである。
測した波形から求めるものである。
【００１７】また、この発明の半導体装置の試験装置
は、被試験対象である半導体装置に試験信号を印加する
試験信号印加手段と、前記試験信号に基づいて前記半導
体装置が出力した複数の出力信号が入力され、所定の期
待値との比較を行う複数の比較手段とを備え、特定の前
記比較手段が有するタイミングディレイ特性の評価能力
が他の前記比較手段に比べて高いものである。
は、被試験対象である半導体装置に試験信号を印加する
試験信号印加手段と、前記試験信号に基づいて前記半導
体装置が出力した複数の出力信号が入力され、所定の期
待値との比較を行う複数の比較手段とを備え、特定の前
記比較手段が有するタイミングディレイ特性の評価能力
が他の前記比較手段に比べて高いものである。
【００１８】また、前記特定の比較手段は、前記試験信
号に対する前記出力信号の遅延時間と前記期待値とを比
較するものである。
号に対する前記出力信号の遅延時間と前記期待値とを比
較するものである。
【００１９】また、前記特定の比較手段に対して入力さ
れる前記出力信号が他の前記比較手段に入力される前記
出力信号よりも遅延されているものである。
れる前記出力信号が他の前記比較手段に入力される前記
出力信号よりも遅延されているものである。
【００２０】
【発明の実施の形態】実施の形態１．図１は、実施の形
態１にかかる半導体装置（ＤＵＴ１）と、ＤＵＴ１に接
続された試験装置（テスタ）１１を示す模式図である。
図１に示すように、所定の製造工程を経て完成したＤＵ
Ｔ１は試験装置１１に接続されて各種の試験が行われ
る。
態１にかかる半導体装置（ＤＵＴ１）と、ＤＵＴ１に接
続された試験装置（テスタ）１１を示す模式図である。
図１に示すように、所定の製造工程を経て完成したＤＵ
Ｔ１は試験装置１１に接続されて各種の試験が行われ
る。
【００２１】試験の際には、試験装置１１からＤＵＴ１
の入力端子２に対して試験信号が入力される。試験信号
としては、例えば基準クロック信号（ＣＬＫ，／ＣＬ
Ｋ）を用いる。そして、ＤＵＴ１の出力端子３から出力
された信号が試験装置１１へ入力され、ＤＵＴ１の評価
が行われる。ここで行われる試験としては、動作のタイ
ミングを評価するタイミングテスト、ロジックの機能を
評価する機能テストなどの試験がある。
の入力端子２に対して試験信号が入力される。試験信号
としては、例えば基準クロック信号（ＣＬＫ，／ＣＬ
Ｋ）を用いる。そして、ＤＵＴ１の出力端子３から出力
された信号が試験装置１１へ入力され、ＤＵＴ１の評価
が行われる。ここで行われる試験としては、動作のタイ
ミングを評価するタイミングテスト、ロジックの機能を
評価する機能テストなどの試験がある。
【００２２】図２は、ＤＵＴ１の出力端子３近傍の構成
を詳細に示す模式図である。図１及び図２に示すよう
に、ＤＵＴ１は複数の出力端子３を備えており、出力端
子３のそれぞれは出力バッファ回路４，５，６・・・を
介してＤＵＴ１の内部回路７と接続されている。
を詳細に示す模式図である。図１及び図２に示すよう
に、ＤＵＴ１は複数の出力端子３を備えており、出力端
子３のそれぞれは出力バッファ回路４，５，６・・・を
介してＤＵＴ１の内部回路７と接続されている。
【００２３】複数の出力バッファ回路４，５，６・・・
のうちの１つは遅延手段を備えている。そして、特定の
出力バッファ回路に予め遅延手段を設けておくことで、
特定の１本の出力バッファ回路からの出力の遅延が、他
の出力バッファ回路の出力の遅延より常に遅れるように
構成されている。
のうちの１つは遅延手段を備えている。そして、特定の
出力バッファ回路に予め遅延手段を設けておくことで、
特定の１本の出力バッファ回路からの出力の遅延が、他
の出力バッファ回路の出力の遅延より常に遅れるように
構成されている。
【００２４】具体的には、図２に示すように特定の出力
バッファ回路４のみ、出力の最終段の前に遅延回路８を
備えている。ここでは、遅延回路８を直列に接続された
偶数個のインバータ回路８ａから構成している。
バッファ回路４のみ、出力の最終段の前に遅延回路８を
備えている。ここでは、遅延回路８を直列に接続された
偶数個のインバータ回路８ａから構成している。
【００２５】このように、遅延回路８を備えた出力バッ
ファ回路４を予めＤＵＴ１に設けておくことにより、出
力バッファ回路４の出力を強制的に遅らせることができ
る。これにより、遅らせた出力バッファ回路４の出力か
らＤＵＴ１のタイミングスピード特性（タイミングディ
レイ特性）を容易に測定できる。
ファ回路４を予めＤＵＴ１に設けておくことにより、出
力バッファ回路４の出力を強制的に遅らせることができ
る。これにより、遅らせた出力バッファ回路４の出力か
らＤＵＴ１のタイミングスピード特性（タイミングディ
レイ特性）を容易に測定できる。
【００２６】従って、ＤＵＴ１が高速動作のデバイスで
あっても、試験装置１１からの入力が遅延回路８によっ
て所定時間だけ遅延されることになり、ＤＵＴ１のタイ
ミングスピード特性を高精度かつ確実に測定することが
可能となる。
あっても、試験装置１１からの入力が遅延回路８によっ
て所定時間だけ遅延されることになり、ＤＵＴ１のタイ
ミングスピード特性を高精度かつ確実に測定することが
可能となる。
【００２７】また、出力バッファ回路４の出力からＤＵ
Ｔ１のタイミングスピード特性を評価できるため、他の
出力バッファ回路５，６・・・の出力からはタイミング
スピード特性以外の特性、例えばロジックの機能特性を
評価できる。ロジックの機能評価では出力を遅延させる
必要がないため、出力バッファ回路５，６・・・には遅
延回路８を設ける必要がない。従って、出力バッファ回
路４のみに遅延回路８を設けることで、簡素な構成でタ
イミングスピード特性、ロジックの機能特性の双方を評
価できる。
Ｔ１のタイミングスピード特性を評価できるため、他の
出力バッファ回路５，６・・・の出力からはタイミング
スピード特性以外の特性、例えばロジックの機能特性を
評価できる。ロジックの機能評価では出力を遅延させる
必要がないため、出力バッファ回路５，６・・・には遅
延回路８を設ける必要がない。従って、出力バッファ回
路４のみに遅延回路８を設けることで、簡素な構成でタ
イミングスピード特性、ロジックの機能特性の双方を評
価できる。
【００２８】以上説明したように実施の形態１によれ
ば、ＤＵＴ１が備える複数の出力バッファ回路４，５，
６・・・のうち、１つの出力バッファ回路４に遅延回路
８を設けたため、ＤＵＴ１が超高速で動作するデバイス
であっても、入力される試験信号に対する遅延時間を測
定することが可能となる。これにより、ＤＵＴ１の試験
を高精度に行うことが可能となり、信頼性の高い半導体
装置を提供することが可能となる。
ば、ＤＵＴ１が備える複数の出力バッファ回路４，５，
６・・・のうち、１つの出力バッファ回路４に遅延回路
８を設けたため、ＤＵＴ１が超高速で動作するデバイス
であっても、入力される試験信号に対する遅延時間を測
定することが可能となる。これにより、ＤＵＴ１の試験
を高精度に行うことが可能となり、信頼性の高い半導体
装置を提供することが可能となる。
【００２９】実施の形態２．図３及び図４はこの発明の
実施の形態２にかかる試験方法を示す模式図である。実
施の形態２の試験方法は、実施の形態１で説明したＤＵ
Ｔ１のタイミングスピード特性をデジタルオシロスコー
プ２０を用いて測定するものである。実施の形態２のＤ
ＵＴ１の構成は実施の形態１と同一である。
実施の形態２にかかる試験方法を示す模式図である。実
施の形態２の試験方法は、実施の形態１で説明したＤＵ
Ｔ１のタイミングスピード特性をデジタルオシロスコー
プ２０を用いて測定するものである。実施の形態２のＤ
ＵＴ１の構成は実施の形態１と同一である。
【００３０】図３は、ＤＵＴ１、試験装置１１及びデジ
タルオシロスコープ２０を接続した状態を示している。
図３に示すように、デジタルオシロスコープ２０の測定
端子の一方は、試験信号が入力されるＤＵＴ１の入力端
子２へ接続される。また、測定端子の他方は、遅延回路
８を備えた出力バッファ回路４が接続された出力端子３
へ接続されている。
タルオシロスコープ２０を接続した状態を示している。
図３に示すように、デジタルオシロスコープ２０の測定
端子の一方は、試験信号が入力されるＤＵＴ１の入力端
子２へ接続される。また、測定端子の他方は、遅延回路
８を備えた出力バッファ回路４が接続された出力端子３
へ接続されている。
【００３１】試験装置１１が備えるピンエレクトロニク
スカード１７のテスタドライバ１８からＤＵＴ１に対し
て試験信号が送られる。そして、ＤＵＴ１を試験装置１
１からの試験信号によって動作させる。デジタルオシロ
スコープ２０では、試験信号と出力バッファ回路４から
の出力信号を観測し、これによりタイミングディレイタ
イムが測定される。
スカード１７のテスタドライバ１８からＤＵＴ１に対し
て試験信号が送られる。そして、ＤＵＴ１を試験装置１
１からの試験信号によって動作させる。デジタルオシロ
スコープ２０では、試験信号と出力バッファ回路４から
の出力信号を観測し、これによりタイミングディレイタ
イムが測定される。
【００３２】次に、図４に基づいて、デジタルオシロス
コープ２０を用いて出力バッファ回路４の出力からタイ
ミングスピード特性を評価する方法について説明する。
この方法は、試験装置１１から入力される試験信号（Ｃ
ＬＫ）及び出力バッファ回路４からの出力信号のパルス
波形をデジタルオシロスコープ２０で観測し、入力信号
と出力信号の波形を比較する方法である。ここで、図４
（ａ）は、デジタルオシロスコープ２０で観測した試験
装置１１からの入力信号のパルス波形を、図４（ｂ）
は、デジタルオシロスコープ２０で観測した出力バッフ
ァ回路４からの出力信号のパルス波形を示している。
コープ２０を用いて出力バッファ回路４の出力からタイ
ミングスピード特性を評価する方法について説明する。
この方法は、試験装置１１から入力される試験信号（Ｃ
ＬＫ）及び出力バッファ回路４からの出力信号のパルス
波形をデジタルオシロスコープ２０で観測し、入力信号
と出力信号の波形を比較する方法である。ここで、図４
（ａ）は、デジタルオシロスコープ２０で観測した試験
装置１１からの入力信号のパルス波形を、図４（ｂ）
は、デジタルオシロスコープ２０で観測した出力バッフ
ァ回路４からの出力信号のパルス波形を示している。
【００３３】図４（ａ）及び図４（ｂ）に示すように、
出力バッファ回路４に遅延回路８を設けたことによっ
て、試験装置１１からの入力信号は所定時間ｔだけ遅延
されて出力バッファ回路４から出力される。このため、
ＤＵＴ１が超高速で動作するデバイスであっても試験装
置１１において確実に遅延時間ｔを測定することができ
る。従って、タイミングスピード特性を高精度に測定す
ることが可能となる。
出力バッファ回路４に遅延回路８を設けたことによっ
て、試験装置１１からの入力信号は所定時間ｔだけ遅延
されて出力バッファ回路４から出力される。このため、
ＤＵＴ１が超高速で動作するデバイスであっても試験装
置１１において確実に遅延時間ｔを測定することができ
る。従って、タイミングスピード特性を高精度に測定す
ることが可能となる。
【００３４】以上説明したように実施の形態２によれ
ば、通常のデジタルオシロスコープ２０を用いて入力信
号に対する出力信号の遅延時間を測定することができ
る。また、試験装置１１側に出力バッファ回路４の出力
を評価する手段を設ける必要がなくなる。従って、試験
装置１１の構成を簡略化できるとともに、既存の設備を
利用してＤＵＴ１の評価を高精度に行うことが可能とな
る。
ば、通常のデジタルオシロスコープ２０を用いて入力信
号に対する出力信号の遅延時間を測定することができ
る。また、試験装置１１側に出力バッファ回路４の出力
を評価する手段を設ける必要がなくなる。従って、試験
装置１１の構成を簡略化できるとともに、既存の設備を
利用してＤＵＴ１の評価を高精度に行うことが可能とな
る。
【００３５】実施の形態３．図５はこの発明の実施の形
態３にかかる半導体装置（ＤＵＴ１）を示す模式図であ
る。実施の形態３のＤＵＴ１は、必要な時のみ遅延回路
８を使用するようにしたものである。
態３にかかる半導体装置（ＤＵＴ１）を示す模式図であ
る。実施の形態３のＤＵＴ１は、必要な時のみ遅延回路
８を使用するようにしたものである。
【００３６】実施の形態１で説明したＤＵＴ１は、特定
の出力バッファ回路４に対して、偶数段のインバータ回
路８ａからなる遅延回路８を挿入している。実施の形態
３では、実際のデバイスの動作で遅延回路８が不要とな
る場合に備えて、図５に示すように遅延回路８と並行に
バイパス線９を設けている。ＤＵＴ１の他の構成は実施
の形態１と同様である。
の出力バッファ回路４に対して、偶数段のインバータ回
路８ａからなる遅延回路８を挿入している。実施の形態
３では、実際のデバイスの動作で遅延回路８が不要とな
る場合に備えて、図５に示すように遅延回路８と並行に
バイパス線９を設けている。ＤＵＴ１の他の構成は実施
の形態１と同様である。
【００３７】遅延回路８を使用するモードと、遅延回路
８を使用せずにバイパス線９を使用するモードとの切り
替えは、テストモードの設計機能で実現する。具体的に
は、ＤＵＴ１への入力信号で与えられるコマンドに応じ
てリレー１０ａ、リレー１０ｂの接続状態を切り替える
ことによって行う。
８を使用せずにバイパス線９を使用するモードとの切り
替えは、テストモードの設計機能で実現する。具体的に
は、ＤＵＴ１への入力信号で与えられるコマンドに応じ
てリレー１０ａ、リレー１０ｂの接続状態を切り替える
ことによって行う。
【００３８】以上説明したように実施の形態３によれ
ば、実際のデバイスの動作で遅延回路８が不要となる場
合には、リレー１０ａ、リレー１０ｂを用いて遅延回路
８とバイパス線９を切り替えることができる。従って、
遅延回路８を使用することなく実際のデバイス動作を行
うことが可能となる。
ば、実際のデバイスの動作で遅延回路８が不要となる場
合には、リレー１０ａ、リレー１０ｂを用いて遅延回路
８とバイパス線９を切り替えることができる。従って、
遅延回路８を使用することなく実際のデバイス動作を行
うことが可能となる。
【００３９】実施の形態４．図６及び図７はこの発明の
実施の形態４を示す模式図であって、図６は実施の形態
４にかかる試験装置１１の構成を示す模式図である。ま
た、図７は試験の際に試験装置１１とＤＵＴ１を接続し
た状態を示す模式図である。実施の形態３のＤＵＴ１の
構成は実施の形態１と同一である。
実施の形態４を示す模式図であって、図６は実施の形態
４にかかる試験装置１１の構成を示す模式図である。ま
た、図７は試験の際に試験装置１１とＤＵＴ１を接続し
た状態を示す模式図である。実施の形態３のＤＵＴ１の
構成は実施の形態１と同一である。
【００４０】図６に示すように、実施の形態４の試験装
置１１は、高精度なコンパレータ１２を有する１つのピ
ンエレクトロニクスカード１３と、コンパレータ１２に
比して精度の低いコンパレータ１４を有する多数個のピ
ンエレクトロニクスカード１５とを備えている。ピンエ
レクトロニクスカード１３，１５は試験装置１１のテス
トヘッド１９に設けられており、図９と同様にそれぞれ
テスタドライバ（不図示）を更に備えている。そして、
テストヘッド１９はテストパターン信号を発生するテス
タ本体２１と接続されている。
置１１は、高精度なコンパレータ１２を有する１つのピ
ンエレクトロニクスカード１３と、コンパレータ１２に
比して精度の低いコンパレータ１４を有する多数個のピ
ンエレクトロニクスカード１５とを備えている。ピンエ
レクトロニクスカード１３，１５は試験装置１１のテス
トヘッド１９に設けられており、図９と同様にそれぞれ
テスタドライバ（不図示）を更に備えている。そして、
テストヘッド１９はテストパターン信号を発生するテス
タ本体２１と接続されている。
【００４１】実施の形態１と同様に、ＤＵＴ１の出力バ
ッファ回路４，５，６・・・のうち１つの出力バッファ
回路４のみが遅延回路８を備えている。試験の際には、
図７に示すように出力バッファ回路４が接続された出力
端子３とピンエレクトロニクスカード１３のコンパレー
タ１２を接続し、出力バッファ回路５，６・・・が接続
された出力端子３とピンエレクトロニクスカード１５の
コンパレータ１４を接続する。
ッファ回路４，５，６・・・のうち１つの出力バッファ
回路４のみが遅延回路８を備えている。試験の際には、
図７に示すように出力バッファ回路４が接続された出力
端子３とピンエレクトロニクスカード１３のコンパレー
タ１２を接続し、出力バッファ回路５，６・・・が接続
された出力端子３とピンエレクトロニクスカード１５の
コンパレータ１４を接続する。
【００４２】そして、ピンエレクトロニクスカード１
３，１５が備えるテスタドライバからの試験信号がＤＵ
Ｔ１へ印加される。ＤＵＴ１では、印加された試験信号
に基づいて内部回路７から出力バッファ回路４及び遅延
回路８、出力バッファ回路５，６を介して出力信号を出
力する。出力信号が入力されたコンパレータ１２では、
出力バッファ回路４の出力と期待値とを比較し、ＤＵＴ
１のタイミングスピード特性を評価する。また、コンパ
レータ１４は他の出力バッファ回路５，６・・・の出力
と期待値とを比較し、ＤＵＴ１のロジックの機能を評価
する。
３，１５が備えるテスタドライバからの試験信号がＤＵ
Ｔ１へ印加される。ＤＵＴ１では、印加された試験信号
に基づいて内部回路７から出力バッファ回路４及び遅延
回路８、出力バッファ回路５，６を介して出力信号を出
力する。出力信号が入力されたコンパレータ１２では、
出力バッファ回路４の出力と期待値とを比較し、ＤＵＴ
１のタイミングスピード特性を評価する。また、コンパ
レータ１４は他の出力バッファ回路５，６・・・の出力
と期待値とを比較し、ＤＵＴ１のロジックの機能を評価
する。
【００４３】このように、遅延回路８を備えた出力バッ
ファ回路４が接続されるピンエレクトロニクスカード１
３には高精度なコンパレータ１２を設けておくことで、
出力バッファ回路４からの出力を高精度に検出してタイ
ミングスピード特性を評価することができる。また、他
のピンエレクトロニクスカード１５においては、ロジッ
クの機能評価のために必要十分な比較的精度の低いコン
パレータ１４を設けておくことで、出力バッファ回路
５，６・・・からの出力からロジックの機能を確実に評
価できる。これにより、高精度なコンパレータ１２は１
つで済み、試験装置１１のコストを大幅に低減させるこ
とができる。
ファ回路４が接続されるピンエレクトロニクスカード１
３には高精度なコンパレータ１２を設けておくことで、
出力バッファ回路４からの出力を高精度に検出してタイ
ミングスピード特性を評価することができる。また、他
のピンエレクトロニクスカード１５においては、ロジッ
クの機能評価のために必要十分な比較的精度の低いコン
パレータ１４を設けておくことで、出力バッファ回路
５，６・・・からの出力からロジックの機能を確実に評
価できる。これにより、高精度なコンパレータ１２は１
つで済み、試験装置１１のコストを大幅に低減させるこ
とができる。
【００４４】以上説明したように実施の形態４では、試
験装置１１が備える評価用のコンパレータのうち、１つ
のコンパレータ１２のみを高精度にするだけで、高速動
作のＤＵＴ１のタイミングテスト、機能テストを高精度
かつ確実に行うことができる。従って、試験装置１１の
コストを大幅に低減させるとともに信頼性の高い試験を
行うことが可能となる。
験装置１１が備える評価用のコンパレータのうち、１つ
のコンパレータ１２のみを高精度にするだけで、高速動
作のＤＵＴ１のタイミングテスト、機能テストを高精度
かつ確実に行うことができる。従って、試験装置１１の
コストを大幅に低減させるとともに信頼性の高い試験を
行うことが可能となる。
【００４５】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
れているので、以下に示すような効果を奏する。
【００４６】特定のバッファ回路に内部回路からの信号
を遅延させる遅延手段を設けたことにより、超高速で動
作するデバイスであっても、入力される試験信号に対す
る遅延時間を測定することが可能となる。これにより、
半導体装置のタイミングディレイ特性を高精度に評価す
ることが可能となり、信頼性の高い半導体装置を提供で
きる。
を遅延させる遅延手段を設けたことにより、超高速で動
作するデバイスであっても、入力される試験信号に対す
る遅延時間を測定することが可能となる。これにより、
半導体装置のタイミングディレイ特性を高精度に評価す
ることが可能となり、信頼性の高い半導体装置を提供で
きる。
【００４７】遅延手段を直列に接続された偶数個のイン
バータ回路から構成したことにより、信号波形の変化を
抑えて内部回路からの信号を遅延させることができる。
バータ回路から構成したことにより、信号波形の変化を
抑えて内部回路からの信号を遅延させることができる。
【００４８】遅延手段と並列して接続されたバイパス線
と、内部回路からの信号を遅延手段又はバイパス線のい
ずれか一方を介して出力端子へ送るリレー手段を設けた
ことにより、実際のデバイスの動作で遅延手段が不要と
なる場合には、遅延手段を使用することなく動作させる
ことが可能となる。
と、内部回路からの信号を遅延手段又はバイパス線のい
ずれか一方を介して出力端子へ送るリレー手段を設けた
ことにより、実際のデバイスの動作で遅延手段が不要と
なる場合には、遅延手段を使用することなく動作させる
ことが可能となる。
【００４９】遅延手段が接続されていない出力端子から
の出力信号に基づいて、半導体装置のロジック機能を評
価することができる。
の出力信号に基づいて、半導体装置のロジック機能を評
価することができる。
【００５０】出力信号を遅延させ、試験信号に対する出
力信号の遅延時間に基づいてタイミングディレイ特性の
評価を行うことにより、高精度かつ確実に評価を行うこ
とができる。
力信号の遅延時間に基づいてタイミングディレイ特性の
評価を行うことにより、高精度かつ確実に評価を行うこ
とができる。
【００５１】遅延時間をオシロスコープで観測した波形
から求めることにより、試験装置の構成を簡略化できる
とともに、既存の設備を利用して半導体装置の評価を高
精度に行うことが可能となる。
から求めることにより、試験装置の構成を簡略化できる
とともに、既存の設備を利用して半導体装置の評価を高
精度に行うことが可能となる。
【００５２】特定の比較手段が有するタイミングディレ
イ特性の評価能力を他の比較手段より高めたことによ
り、試験装置の１つの比較手段のみを高精度にするだけ
で、高速動作の半導体装置のタイミングテスト、機能テ
ストを高精度かつ確実に行うことができる。従って、試
験装置のコストを大幅に低減させるとともに信頼性の高
い試験を行うことが可能となる。
イ特性の評価能力を他の比較手段より高めたことによ
り、試験装置の１つの比較手段のみを高精度にするだけ
で、高速動作の半導体装置のタイミングテスト、機能テ
ストを高精度かつ確実に行うことができる。従って、試
験装置のコストを大幅に低減させるとともに信頼性の高
い試験を行うことが可能となる。
【００５３】試験信号に対する出力信号の遅延時間と期
待値とを比較することにより、タイミングディレイ特性
を確実に評価することができる。
待値とを比較することにより、タイミングディレイ特性
を確実に評価することができる。
【００５４】特定の比較手段に入力される出力信号を他
の比較手段に入力される出力信号よりも遅延させたこと
により、特定の比較手段のみを高精度にするだけで、高
速動作の半導体装置のタイミングテスト、機能テストを
高精度かつ確実に行うことができる。
の比較手段に入力される出力信号よりも遅延させたこと
により、特定の比較手段のみを高精度にするだけで、高
速動作の半導体装置のタイミングテスト、機能テストを
高精度かつ確実に行うことができる。
【図１】 この発明の実施の形態１にかかる半導体装置
（ＤＵＴ）と試験装置を示す模式図である。
（ＤＵＴ）と試験装置を示す模式図である。
【図２】 実施の形態１にかかるＤＵＴの出力端子近傍
の構成を詳細に示す模式図である。
の構成を詳細に示す模式図である。
【図３】 実施の形態２にかかる試験方法において、Ｄ
ＵＴ、試験装置及びデジタルオシロスコープを接続した
状態を示す模式図である。
ＵＴ、試験装置及びデジタルオシロスコープを接続した
状態を示す模式図である。
【図４】 デジタルオシロスコープで観測した、入力信
号及び出力信号のパルス波形を示す模式図である。
号及び出力信号のパルス波形を示す模式図である。
【図５】 実施の形態３にかかるＤＵＴを示す模式図で
ある。
ある。
【図６】 実施の形態４にかかる試験装置の構成を示す
模式図である。
模式図である。
【図７】 図６の試験装置とＤＵＴを接続した状態を示
す模式図である。
す模式図である。
【図８】 従来の半導体装置の試験方法を示す模式図で
ある。
ある。
【図９】 従来のピンエレクトロニクスカードの構成を
示す模式図である。
示す模式図である。
１ ＤＵＴ、 ２ 入力端子、 ３ 出力端子、 ４，
５，６ 出力バッファ回路、 ７ 内部回路、 ８ 遅
延回路、 ９ バイパス線、 １０ａ，１０ｂリレー、
１１ 試験装置、 １２，１４ コンパレータ、 １
３，１５，１７ ピンエレクトロニクスカード、 １８
テスタドライバ、 １９ テストヘッド、 ２０ デ
ジタルオシロスコープ、 ２１ テスタ本体。
５，６ 出力バッファ回路、 ７ 内部回路、 ８ 遅
延回路、 ９ バイパス線、 １０ａ，１０ｂリレー、
１１ 試験装置、 １２，１４ コンパレータ、 １
３，１５，１７ ピンエレクトロニクスカード、 １８
テスタドライバ、 １９ テストヘッド、 ２０ デ
ジタルオシロスコープ、 ２１ テスタ本体。
Claims (10)
- 【請求項１】 内部回路からの信号を出力する複数の出
力端子と、 前記複数の出力端子と前記内部回路との間にそれぞれ設
けられたバッファ回路と、 特定の前記バッファ回路と接続され、前記内部回路から
の信号を遅延させる遅延手段とを備えたことを特徴とす
る半導体装置。 - 【請求項２】 前記遅延手段は直列に接続された偶数個
のインバータ回路からなることを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 前記遅延手段と並列して接続されたバイ
パス線と、 前記内部回路からの信号を前記遅延手段又は前記バイパ
ス線のいずれか一方を介して前記出力端子へ送るリレー
手段とを更に備えたことを特徴とする請求項１又は２記
載の半導体装置。 - 【請求項４】 複数の出力端子を備えた半導体装置を試
験する方法であって、 前記半導体装置に試験信号を印加する第１のステップ
と、 前記複数の出力端子のうち特定の出力端子からの出力信
号のみを遅延させる第２のステップと、 遅延させた前記出力信号に基づいて前記半導体装置のタ
イミングディレイ特性を評価する第３のステップとを備
えたことを特徴とする半導体装置の試験方法。 - 【請求項５】 前記特定の出力端子以外の出力端子から
の出力信号に基づいて前記半導体装置のロジック機能を
評価する第４のステップを更に備えたことを特徴とする
請求項４記載の半導体装置の試験方法。 - 【請求項６】 前記第３のステップにおいて、前記試験
信号に対する前記出力信号の遅延時間に基づいて前記タ
イミングディレイ特性の評価を行うことを特徴とする請
求項４又は５記載の半導体装置の試験方法。 - 【請求項７】 前記遅延時間をオシロスコープで観測し
た波形から求めることを特徴とする請求項６記載の半導
体装置の試験方法。 - 【請求項８】 被試験対象である半導体装置に試験信号
を印加する試験信号印加手段と、 前記試験信号に基づいて前記半導体装置が出力した複数
の出力信号が入力され、所定の期待値との比較を行う複
数の比較手段とを備え、 特定の前記比較手段が有するタイミングディレイ特性の
評価能力が他の前記比較手段に比べて高いことを特徴と
する半導体装置の試験装置。 - 【請求項９】 前記特定の比較手段は、前記試験信号に
対する前記出力信号の遅延時間と前記期待値とを比較す
ることを特徴とする請求項８記載の半導体装置の試験装
置。 - 【請求項１０】 前記特定の比較手段に対して入力され
る前記出力信号が他の前記比較手段に入力される前記出
力信号よりも遅延されていることを特徴とする請求項８
又は９記載の半導体装置の試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001290976A JP2003098221A (ja) | 2001-09-25 | 2001-09-25 | 半導体装置、半導体装置の試験方法及び半導体装置の試験装置 |
| US10/124,453 US6768133B2 (en) | 2001-09-25 | 2002-04-18 | Semiconductor device, test method for semiconductor device, and tester for semiconductor device |
| KR1020020028925A KR100731796B1 (ko) | 2001-09-25 | 2002-05-24 | 반도체장치, 반도체장치의 시험방법 및 반도체장치의시험장치 |
| TW091111165A TW548694B (en) | 2001-09-25 | 2002-05-27 | Semiconductor device, test method for semiconductor device, and tester for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001290976A JP2003098221A (ja) | 2001-09-25 | 2001-09-25 | 半導体装置、半導体装置の試験方法及び半導体装置の試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003098221A true JP2003098221A (ja) | 2003-04-03 |
Family
ID=19113197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001290976A Withdrawn JP2003098221A (ja) | 2001-09-25 | 2001-09-25 | 半導体装置、半導体装置の試験方法及び半導体装置の試験装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6768133B2 (ja) |
| JP (1) | JP2003098221A (ja) |
| KR (1) | KR100731796B1 (ja) |
| TW (1) | TW548694B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007024884A (ja) * | 2005-07-11 | 2007-02-01 | Samsung Electronics Co Ltd | 半導体装置、テスト基板、半導体装置のテストシステム及び半導体装置のテスト方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10212640B4 (de) | 2002-03-21 | 2004-02-05 | Siemens Ag | Logische Bauteile aus organischen Feldeffekttransistoren |
| CN102053222A (zh) * | 2009-11-05 | 2011-05-11 | 上海华虹Nec电子有限公司 | 利用半导体测试仪读取芯片信息的方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023961A (ja) * | 1988-06-21 | 1990-01-09 | Nec Corp | 半導体集積回路 |
| KR0177586B1 (ko) * | 1996-06-29 | 1999-04-01 | 김주용 | 오실레이터 출력 발생장치 |
| JP2000049250A (ja) * | 1998-07-30 | 2000-02-18 | Toshiba Microelectronics Corp | 半導体装置 |
| TW442945B (en) * | 1998-11-20 | 2001-06-23 | Sony Computer Entertainment Inc | Integrated circuit chip, integrated circuit device, printed circuit board and electronic machine |
| DE10082751C2 (de) * | 1999-08-16 | 2003-10-30 | Advantest Corp | Zeitkalibrierverfahren für IC-Tester und das Kalibrierverfahren verwendender IC-Tester mit Kalibrierfunktion |
-
2001
- 2001-09-25 JP JP2001290976A patent/JP2003098221A/ja not_active Withdrawn
-
2002
- 2002-04-18 US US10/124,453 patent/US6768133B2/en not_active Expired - Fee Related
- 2002-05-24 KR KR1020020028925A patent/KR100731796B1/ko not_active IP Right Cessation
- 2002-05-27 TW TW091111165A patent/TW548694B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007024884A (ja) * | 2005-07-11 | 2007-02-01 | Samsung Electronics Co Ltd | 半導体装置、テスト基板、半導体装置のテストシステム及び半導体装置のテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW548694B (en) | 2003-08-21 |
| US6768133B2 (en) | 2004-07-27 |
| US20030059967A1 (en) | 2003-03-27 |
| KR100731796B1 (ko) | 2007-06-25 |
| KR20030026207A (ko) | 2003-03-31 |
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|---|---|---|---|
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