JP2001337141A - 半導体集積回路の外付けテスト回路及びそのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】ＦＰＧＡなどのユーザプログラマブルな論理Ｌ
ＳＩ上に構築した外付けテスト回路の入力バッファのし
きい値にかかわらず、高精度にタイミング精度を維持で
きる半導体集積回路の外付けテスト回路及び検査方法を
提供する。 【解決手段】半導体集積回路の検査を行うために、半導
体集積回路の検査装置２が備えていない機能をユーザプ
ログラマブルな論理ＬＳＩ上に構築し、検査装置２に接
続して検査を行う半導体集積回路の外付けテスト回路３
において、被検査半導体集積回路１の出力が入力される
入力バッファ１０に入力された立ち上がり波形が遅延回
路１２から出力されて切り替え器１３に入力される時間
を変更して、被検査半導体集積回路１の出力が入力され
る入力バッファ１０に入力された立ち下がり波形がイン
バータ回路１１から反転出力されて切り替え器１３に入
力される時間と、略同じにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
検査装置が備えていない機能を、ＦＰＧＡ(FieldProgra
mmable Gate Array）等のユーザプログラマブルな論理
ＬＳＩ上に構築し、外付けテスト回路としてＬＳＩ検査
装置に接続して、半導体集積回路を高精度なタイミング
精度で検査する半導体集積回路の外付けテスト回路及び
テスト方法に関する。

【０００２】

【従来の技術】半導体製造技術の向上に伴って、半導体
集積回路において１チップに集積可能な回路規模はます
ます大きくなり、内部回路の動作速度も著しく高速にな
ってきている。また、半導体集積回路には、論理回路だ
けではなく各種アナログ回路も混載されるようになって
きた。

【０００３】このような回路を搭載した半導体集積回路
を検査するために、半導体集積回路の検査装置（以下、
テスタと称する。）も、高機能化、高速化、多ピン化が
進められてきた。その結果、テスタの価格は非常に高額
なものとなり、量産工程でこのように高価なテスタを複
数台使用して半導体集積回路の検査を行うことは、半導
体集積回路のコストアップを招くため、現実的ではなく
なってきた。

【０００４】このような問題に対して、ＳＣＡＮ、ＢＩ
ＳＴ（built-in self test）などのテスト容易化回路設
計を半導体集積回路の回路設計の際に積極的に導入する
ことで、テスタの負担を軽減する方法がとられている。
これにより、高機能で高速である高価なテスタを使用せ
ずに、機能がある程度少ないが安価なテスタで半導体集
積回路の検査を行うことができる。

【０００５】しかしながら、民生用ＬＳＩなどではコス
トの抑制が優先されることから、必ずしも十分なテスト
容易化回路設計が行われない。また、ＢＩＳＴ等の最終
判定結果しか出力されないテスト容易化回路設計技術で
は、従来のテスタによるテスト結果との相関をとりにく
いといった問題がある。そのため、半導体集積回路を検
査する際には、外部からテスタを接続して検査する場合
がまだまだ多いのが現状である。

【０００６】高機能な高速テスタを使用して半導体集積
回路を検査するために、半導体集積回路のメーカでは、
テスタへの多額の設備投資が必要となる。そのため、設
備投資額を抑制するために、一度購入したテスタをでき
るだけ長期間に亘って使用し続けたいというメーカ側の
要望が強い。

【０００７】このような状況に対応するため、すでに導
入済みのテスタで半導体集積回路を検査する際に、一部
テスト機能が不足していたり、テスト精度が不足してい
たりする場合、被検査半導体集積回路（以下、ＤＵＴと
称する。）の近傍に外付けのテスト回路を設置してテス
タに接続し、このテスト回路でＤＵＴのテストを行う方
法が提案され、一部、実際に適用されている。

【０００８】また、最近の半導体技術の発展に伴い、高
速で集積度が高くピン数の多いユーザプログラマブルな
ゲートアレイ（ＦＰＧＡ：Field Programmable Gate Ar
ray）などの論理ＬＳＩが容易に使用可能になってき
た。そのため、この論理ＬＳＩをテスト回路の構築に使
用する機会が多くなった。図５に、その一例を示す。図
５（Ａ）は、通常のテスタ２を使用して、ＤＵＴ１のす
べてのテストを行う場合の構成図である。図５（Ｂ）
は、外付けのテスト回路３をＦＰＧＡで構成し、ＤＵＴ
１を検査するようにした場合の構成図である。

【０００９】従来は、図５（Ａ）に示したように、ＤＵ
Ｔ１を直接テスタ２に接続して検査を行っていた。しか
し、図５（Ｂ）に示したように、テスタ２からの制御に
より外付けテスト回路３でＤＵＴ１を検査することによ
り、テスタ２の備えていない機能を検査することができ
る。外付けテスト回路３はＤＵＴ１の近くに配置できる
ことから、特に高速テストを行う際に有利となる。

【００１０】ここで、図５（Ａ）に示したＤＵＴを検査
するための従来のテスタの構成を説明する。図６は、Ｄ
ＵＴを検査するためのテスタの検査回路構成図である。

【００１１】テスタ２においては、タイミング精度を補
正するための種々の工夫がなされている。例えば、ＤＵ
Ｔ１からの出力を取り込み比較判定する部分を例に挙げ
て説明する。

【００１２】ＤＵＴ１の出力を期待値と比較判定して検
査を行うために、ＤＵＴ１の出力端子は、コンパレータ
２２の入力端子（マイナス側）とコンパレータ２３の入
力端子（プラス側）に接続される。コンパレータ２２の
入力端子（プラス側）には、比較判定用レベルＶＯＨが
接続される。また、コンパレータ２３の入力端子（マイ
ナス側）には、比較判定用レベルＶＯＬが接続される。
コンパレータ２２・コンパレータ２３は、それぞれ両入
力端子に入力された信号を比較し、その結果を１または
０の論理値に変換して出力する。コンパレータ２２はハ
イレベルの論理判定を行うもので、ＶＯＨより高い入力
電圧が入力端子（マイナス側）に印加された場合は０を
出力し、その他の場合は１を出力する。また、コンパレ
ータ２３はローレベルの論理判定を行うもので、ＶＯＬ
より低い入力電圧が印加された場合は０を出力し、その
他の場合は１を出力する。

【００１３】期待値メモリ２５は、ＤＵＴ１から出力が
期待される値を予め格納しておくメモリであり、適時対
応する期待値データが読み出される。フリップフロップ
２６は、期待値メモリ２５から出力された期待値データ
を（Ｓｔ−Δｔ）のタイミングでラッチする。ここで、
Ｓｔとは、良否判定を行うストローブタイミングを意味
し、また、Δｔは、フリップフロップ２６、マルチプレ
クサ２４、ＡＮＤゲート２８の伝播遅延時間分に相当す
る。よって、フリップフロップ２６では、ストローブタ
イミングＳｔより伝播遅延時間分Δｔだけ前のタイミン
グで期待値データを捕らえることになる。

【００１４】マルチプレクサ２４は、コンパレータ２２
・コンパレータ２３の出力を切り替えて、２入力ＡＮＤ
ゲート２８に出力する。また、マルチプレクサ２４の出
力は、フリップフロップ２６の出力で切り替えられる。
すなわち、フリップフロップ２６の出力値が０の場合
は、コンパレータ２３の出力が選択される。また、フリ
ップフロップ２６の出力値が１の場合は、コンパレータ
２２の出力が選択される。いずれが選択されても、ＤＵ
Ｔ１からの出力値と期待値データとが一致しない場合、
マルチプレクサ２４の出力は１になるように回路が設定
されている。

【００１５】マスク用フリップフロップ２７はマスク情
報を設定しておくためのものであり、ＤＵＴ１の出力を
判定する必要が無い場合には、これを０に設定し、判定
する場合は１に設定しておく。

【００１６】２入力ＡＮＤゲート２８は、マルチプレク
サ２４の出力とマスク用フリップフロップ２７の出力と
が入力されて論理積を出力する。フリップフロップ２９
は、ストローブのタイミングでＡＮＤゲート２８の出力
をラッチする。そして、ＤＵＴ１の出力が期待値データ
と一致しない場合、フリップフロップ２９の出力は１と
なり、略一致すれば０となる。

【００１７】ここで重要なことは、テスタの比較判定回
路ではコンパレータが使用され、１及び０の論理判定レ
ベルがそれぞれ個別に所望の値に設定できるという点で
ある。したがって、ＤＵＴの波形を正確なタイミング精
度で良否判定することが可能となる。

【００１８】次に、図５（Ｂ）に示した従来の外付けテ
スト回路３の構成について説明する。図７は、外付けテ
スト回路３としてＦＰＧＡで構成した比較判定回路図で
ある。ＤＵＴ１の出力端子は、入力バッファ１０の入力
端子に接続される。期待値メモリ１４は、ＤＵＴから出
力が期待される値を予め格納しておくメモリであり、適
時対応する期待値データが読み出される。フリップフロ
ップ１５は、期待値メモリから出力された期待値データ
を（Ｓｔ−Δｔ）のタイミングでラッチする。ここでＳ
ｔとは、良否判定を行うストローブタイミングを意味
し、また、Δｔは、ＥＸＯＲゲート２１、ＡＮＤゲート
１８の伝播遅延時間分に相当する。よって、フリップフ
ロップ１５では、ストローブのタイミングＳｔより伝播
遅延時間分Δｔだけ前のタイミングで期待値データを捕
らえることになる。

【００１９】ＥＸＯＲゲート２１は、入力バッファ１０
の出力と、フリップフロップ１５の出力と、の一致判定
を行い、略一致の場合は０を出力し、不一致の場合は１
を出力する。

【００２０】マスク用フリップフロップ１７は、マスク
情報を設定しておくためのもので、ＤＵＴ１の出力を判
定する必要が無い場合には、これを０に設定し、判定す
る場合は１に設定しておく。

【００２１】２入力ＡＮＤゲート１８は、ＥＸＯＲゲー
ト２１の出力とマスク用フリップフロップ１７の出力と
が入力され、両入力の論理積を出力する。フリップフロ
ップ１９は、ストローブのタイミングでＡＮＤゲート１
８の出力をラッチする。基本的にこのような回路で、Ｄ
ＵＴからの出力と期待値データとをストローブのタイミ
ングで比較する。

【００２２】

【発明が解決しようとする課題】しかしながら、上記の
ような構成である従来の外付けテスト回路３を使用する
場合、ＤＵＴ１からの出力を取りこむ際に、論理値を判
定するためのしきい値を任意に設定できないことから、
タイミング精度が悪化するという問題がある。

【００２３】図８を用いて、入力バッファ１０の入力し
きい値に起因するタイミングのずれを説明する。図８
は、従来の半導体集積回路の外付けテスト回路の動作を
説明するためのタイミング図である。なお、図８におい
て、図７に示した入力バッファ１０の伝播遅延時間をｔ
ｐｄ、入力電圧をＶＩＮ、出力電圧をＶＯＵＴとする。
また、入力電圧ＶＩＮの波形はハイレベルＶＩＨ、ロー
レベルＶＩＬとし、出力電圧ＶＯＵＴの波形はハイレベ
ルＶＯＨ、ローレベルＶＯＬとする。

【００２４】図８（Ａ）に示したように、入力バッファ
１０のしきい値Ｖｔが（ＶＩＮ＋ＶＩＬ）／２であれ
ば、立ち上がり波形でも、立ち下がり波形でも、入力バ
ッファ１０の伝播遅延時間ｔｐｄ後にＶＯＵＴ波形が出
力される。

【００２５】しかしながら、図８（Ｂ）に示したよう
に、入力バッファ１０のしきい値Ｖｔが（ＶＩＨ＋ＶＩ
Ｌ）／２より低い値にあれば、立ち上がり波形が入力さ
れた場合より、立ち下がり波形が入力された場合の方
が、遅延が大きくなってしまい、ΔＴｅｒｒのタイミン
グずれが発生する。

【００２６】また、図８（Ｃ）に示したように、入力バ
ッファ１０のしきい値Ｖｔが（ＶＩＨ＋ＶＩＬ）／２よ
り高い値にあれば、立ち上がり波形が入力された場合よ
り、立ち下がり波形が入力された場合の方が、遅延が小
さくなってしまい、ΔＴｅｒｒのタイミングずれが発生
する。

【００２７】上記のように入力バッファ１０のしきい値
Ｖｔが（ＶＩＨ＋ＶＩＬ）／２より低い値、または高い
値の場合、タイミングスキューを抑えても上述のタイミ
ングばらつきを補正しなければ、高精度なタイミングテ
ストは行えないという問題が発生する。

【００２８】特開平６−２６５５９７号公報において、
テスタのドライバ、コンパレータ関連の遅延差によるタ
イミングスキューのばらつきを補正する半導体集積回路
の試験回路についての技術が開示されている。これは、
高精度なタイミング精度を有するテスタでは、方式に違
いがあっても一般的に行われているものであって重要な
技術である。

【００２９】しかしながら、特開平６−２６５５９７号
公報に開示された半導体集積回路の試験回路は、入力し
きい値が設定可能なコンパレータを使用しており、テス
タが対象である。

【００３０】本発明は上記の問題を鑑みて成されたもの
であって、その目的は、ＦＰＧＡなどのユーザプログラ
マブルな論理ＬＳＩ上に構築した外付けテスト回路の入
力バッファのしきい値にかかわらず、高精度にタイミン
グ精度を維持できる半導体集積回路の外付けテスト回路
及び検査方法を提供することである。

【００３１】

【課題を解決するための手段】この発明は、上記の課題
を解決するための手段として、以下の構成を備えてい
る。

【００３２】(1) ユーザプログラマブルな論理ＬＳＩ上
に半導体集積回路の検査装置が備えていない機能を構築
し、該検査装置に接続して、被検査半導体集積回路を検
査する半導体集積回路の外付けテスト回路において、被
検査半導体集積回路の出力が入力される入力バッファ
と、該入力バッファの出力を反転させるインバータ回路
と、該入力バッファの出力の遅延時間を変更可能な遅延
回路と、該インバータ回路の出力と該遅延回路の出力と
が入力され、該フリップフロップの出力によって出力が
切り替えられる切り替え器と、を備え、該遅延回路は、
該入力バッファに入力された立ち上がり波形を出力し
て、その波形が該切り替え器に入力される時間を、該入
力バッファに入力された立ち下がり波形が該インバータ
回路から出力されて該切り替え器に入力される時間と、
略同じにして出力することを特徴とする。

【００３３】この構成においては、半導体集積回路の検
査を行うために、半導体集積回路の検査装置が備えてい
ない機能をユーザプログラマブルな論理ＬＳＩ上に構築
し、検査装置に接続して検査を行う半導体集積回路の外
付けテスト回路では、被検査半導体集積回路の出力が入
力される入力バッファに入力された立ち上がり波形が遅
延回路から出力されて該切り替え器に入力される時間が
遅延回路で変更されて、被検査半導体集積回路の出力が
入力される入力バッファに入力された立ち下がり波形が
インバータ回路から反転出力されて該切り替え器に入力
される時間と、略同じにされる。したがって、ユーザプ
ログラマブルな論理ＬＳＩを使用して外付けテスト回路
を構築する際に問題となるバッファのしきい値に起因す
るタイミングずれを補正し、タイミング精度を向上させ
ることができる。また、テスタを使用しなくても被半導
体集積回路を高精度にテストすることが可能となり、テ
スタの設備投資の削減、テストコストの低減に大きく寄
与することができる。

【００３４】(2) 前記切り替え器の出力端子に接続され
たモニタ端子を備えたことを特徴とする。

【００３５】この構成においては、遅延回路の出力と、
インバータ回路で反転された入力バッファの出力と、が
入力される切り替え器の出力端子にはモニタ端子が接続
されている。したがって、切り替え器を切り替えながら
波形を観測することで、入力バッファに入力された立ち
上がり波形が遅延回路から出力されて切り替え器に入力
される時間と、入力バッファに入力された立ち下がり波
形がインバータ回路から出力されて切り替え器に入力さ
れる時間と、を略同じになるように遅延回路の遅延時間
を変更することができる。

【００３６】(3) ユーザプログラマブルな論理ＬＳＩ上
に半導体集積回路の検査装置が備えていない機能を構築
し、外付けテスト回路として該半導体集積回路の検査装
置に接続して、被検査半導体集積回路を検査する半導体
集積回路のテスト方法において、被検査半導体集積回路
の出力信号を所定時間遅らせた信号と、被検査半導体集
積回路の出力信号を反転させた信号とを、切り替え器に
入力し、該被検査半導体集積回路の期待値で該切り替え
器の出力を切り替えて、該切り替え器の出力信号を該被
検査半導体集積回路の良否判定結果とする際に、該被検
査半導体集積回路の出力信号の立ち上がり波形が該切り
替え器に到達する時間と、該被検査半導体集積回路の出
力信号の立ち下がり波形が反転されて該切り替え器に到
達する時間と、を略一致するように調整することを特徴
とする。

【００３７】この構成においては、被検査半導体集積回
路の検査を行うために、半導体集積回路の検査装置が備
えていない機能をユーザプログラマブルな論理ＬＳＩ上
に構築し、被検査半導体集積回路の出力信号を所定時間
遅らせた信号と、被検査半導体集積回路の出力信号を反
転させた信号とを、切り替え器に入力し、被検査半導体
集積回路の期待値で切り替え器の出力を切り替えて、切
り替え器の出力信号を被検査半導体集積回路の良否判定
結果とする際に、被検査半導体集積回路の出力信号の立
ち上がり波形が切り替え器に到達する時間と、被検査半
導体集積回路の出力信号の立ち下がり波形が反転されて
切り替え器に到達する時間とを略一致するように調整す
る。したがって、上記の方法によって、立ち上がり波形
入力と立ち下がり波形入力時の遅延時間を略一致するよ
うに調整することが可能となり、バッファのしきい値の
ずれに起因するタイミングばらつきを補正することがで
きる。また、立ち上がり波形でも立ち下がり波形でも出
力信号の良否判定を行う際のタイミング精度を保証する
ことができる。

【００３８】(4) 被検査半導体集積回路の出力信号を所
定時間遅らせた信号と、被検査半導体集積回路の出力信
号を反転させた信号とを、切り替えて外部で観測し、両
信号の前記遅延時間を略一致するように調整すること特
徴とする。

【００３９】この構成においては、被検査半導体集積回
路の出力信号を所定時間遅らせた信号と、被検査半導体
集積回路の出力信号を反転させた信号とを、切り替え器
に入力し、該被検査半導体集積回路の期待値で該切り替
え器の出力を切り替えて外部で観測し、両信号の前記遅
延時間を略一致するように調整する。したがって、切り
替え器で切り替えながら波形を観測することで、遅延回
路の遅延時間を変更して、立ち上がり波形入力と立ち下
がり波形入力時の遅延時間を略一致するように調整する
ことができる。

【００４０】(5) (1) の構成において、前記インバータ
回路の後段に伝搬時間遅延用バッファを備えたとするこ
とができる。

【００４１】この構成においては、伝搬時間遅延用バッ
ファが被半導体集積回路の出力を反転するインバータ回
路の後段に接続されている。したがって、外付けテスト
回路である論理ＬＳＩの入力バッファの伝播遅延時間等
によっては、披検査半導体集積回路の出力である立ち下
がり波形がインバータ回路から出力されて切り替え器に
入力される時間の方が、披検査半導体集積回路の出力で
ある立ち上がり波形が遅延回路から出力されて切り替え
器に入力される時間より短くなる場合でも、伝搬時間遅
延用のバッファを設けることによって、上記両方の時間
を略一致させることができる。

【００４２】(6) (1) の構成において、さらに、前記被
検査半導体集積回路の期待値を出力する期待値メモリ
と、前記被検査半導体集積回路の期待値を前記被検査半
導体集積回路の良否判定タイミングより所定の時間だけ
前のタイミングで捕らえるフリップフロップと、を備
え、前記切り替え器は、前記フリップフロップの出力に
応じて、出力が切り替えられるとすることができる。

【００４３】この構成においては、期待値メモリから出
力された被検査半導体集積回路の期待値を被検査半導体
集積回路の良否判定タイミングより所定の時間だけ前の
タイミングで捕らえるフリップフロップの出力に応じ
て、切り替え器は、出力が切り替えられる。したがっ
て、インバータ回路の出力と、遅延回路の出力とを、被
検査半導体集積回路の期待値で切り替えるので、確実に
被検査半導体集積回路の良否判定を行うことができる。

【００４４】

【発明の実施の形態】図１は、本発明の実施形態に係る
半導体集積回路の外付けテスト回路の構成図である。な
お、図７に示した従来の半導体集積回路の外付けテスト
回路３と同一部分には、同一符号を付している。

【００４５】ＤＵＴ１の出力端子は、入力バッファ１０
の入力端子に接続される。入力バッファ１０の出力端子
には、インバータ回路であるインバータ１１の入力端子
と、伝播遅延時間をアナログ的またはロジック的に変え
られる遅延回路である遅延素子１２の入力端子と、が並
列に接続される。インバータ１１の出力端子は、切り替
え器であるマルチプレクサ１３の入力端子Ａに接続さ
れ、遅延素子１２の出力端子は、マルチプレクサ１３の
入力端子Ｂに接続される。

【００４６】期待値メモリ１４は、ＤＵＴ１から出力が
期待される値を予め格納しておくメモリであり、適時対
応する期待値データが読み出される。フリップフロップ
１５は、期待値メモリ１４から出力された期待値データ
を（Ｓｔ−Δｔ）のタイミングでラッチする。ここで、
Ｓｔとは、良否判定を行うストローブタイミングを意味
し、また、Δｔは、フリップフロップ１５、マルチプレ
クサ１３、インバータ１６、ＡＮＤゲート１８の伝搬遅
延時間に相当する。よって、フリップフロップ１５で
は、上記のようにストローブのタイミングよりΔｔだけ
前のタイミングで期待値データを捕らえる。

【００４７】マルチプレクサ１３は、インバータ１１の
出力と、遅延素子１２の出力とを、フリップフロップ１
５の出力によって切り替えられて出力する。マルチプレ
クサ１３からの出力は、インバータ１６で反転させる。
マスク用フリップフロップ１７は、マスク情報を設定し
ておくためのフリップフロップであり、ＤＵＴ１の出力
を比較判定する必要が無い場合には０に設定し、比較判
定する場合は１に設定する。

【００４８】２入力ＡＮＤゲート１８は、インバータ１
６の出力とマスク用フリップフロップ１７の出力とが入
力されると、両入力の論理積を出力する。フリップフロ
ップ１９は、ＡＮＤゲート１８の出力をストローブＳｔ
のタイミングでラッチする。フリップフロップ１９の出
力端子は、テスタ２の入力端子に接続し、テスタ２でＤ
ＵＴ１の良否判定を行うようにする。

【００４９】バッファ２０は、マルチプレクサ１３の出
力信号を外付けテスト回路４の外部でモニタするための
ものである。

【００５０】図１に示した外付けテスト回路４の動作を
図２に基づいて説明する。図２は、本発明の実施形態に
係る半導体集積回路の外付けテスト回路の動作を説明す
るためのタイミング図である。なお、図２において、図
１に示した入力バッファ１０の伝播遅延時間をｔｐｄ、
入力電圧をＶＩＮ、出力電圧をＶＯＵＴとする。また、
入力電圧ＶＩＮの波形はハイレベルＶＩＨ、ローレベル
ＶＩＬとし、出力電圧ＶＯＵＴの波形はハイレベルＶＯ
Ｈ、ローレベルＶＯＬとする。

【００５１】図２（Ａ）に示したように、入力バッファ
１０のしきい値が（ＶＩＨ＋ＶＩＬ）／２より小さいと
する。まず、入力バッファ１０に立ち下がり波形が入力
された場合を考える。入力バッファ１０のしきい値が
（ＶＩＨ＋ＶＩＬ）／２より小さいので、入力バッファ
１０が論理値出力０を出力するには時間がかかる。ま
た、入力バッファ１０の伝播遅延時間ｔｐｄだけ遅れ
て、入力バッファ１０から出力される。この出力は、イ
ンバータ１１において反転され、インバータ１１の伝播
遅延時間だけ遅れてマルチプレクサ１３の入力端子Ａに
到達する。

【００５２】次に、入力バッファ１０に立ち上がり波形
が入力された場合を考える。入力バッファ１０のしきい
値が（ＶＩＨ＋ＶＩＬ）／２より小さいので、入力バッ
ファ１０が論理出力１を出力するには、さほど時間がか
からない。また、入力バッファ１０の伝播遅延時間ｔｐ
ｄだけ遅れて、入力バッファ１０から出力される。この
出力は、遅延素子１２によって所定時間遅延され、マル
チプレクサ１３の入力端子Ｂに到達する。

【００５３】つまり、入力バッファ１０に立ち下がり波
形が入力された場合のインバータ１１の出力がマルチプ
レクサ１３の入力端子Ａに到達する時間に対して、入力
バッファ１０に立ち上がり波形が入力された場合の遅延
素子１２の入力は時間的に早くなっている。そのため、
遅延素子１２の遅延時間を可変して、マルチプレクサ１
３の入力端子Ｂに到達する時間を、マルチプレクサ１３
の入力端子Ａに到達する時間と、略一致させるわけであ
る。

【００５４】そして、立ち下がり波形、すなわちローレ
ベルの信号が入力される場合は入力端子Ａを選択し、立
ち上がり波形、すなわちハイレベルの信号が入力される
場合は入力端子Ｂを選択するように回路を構成すれば、
入力バッファ１０のしきい値に起因するタイミングずれ
を補正し、半導体集積回路の良否判定精度を向上させる
ことができる。

【００５５】マルチプレクサ１３の出力は、ＤＵＴ１の
出力が期待値と略一致していれば１が出力されるので、
インバータ１６の出力は０になる。一方、ＤＵＴ１の出
力が期待値と不一致であれば、インバータ１６の出力は
１となる。また、前記のようにマスク用フリップフロッ
プ１７はＤＵＴ１の出力を比較判定する場合は１を出力
するので、フリップフロップ１９の出力が１であれば、
ＤＵＴ１の良否判定は、フェイルと判定される。

【００５６】なお、バッファ２０の出力を確認して、入
力バッファ１０に立ち上がり波形を入力した場合のマル
チプレクサ１３（入力端子Ｂを選択）の立ち上がり出力
波形の遅延時間と、入力バッファ１０に立ち下がり波形
を入力した場合のマルチプレクサ１３（入力端子Ａを選
択）の立ち上がり出力波形の遅延時間が略一致するよう
に遅延素子１２を調整することで、確実に半導体集積回
路の良否判定精度を向上させることができる。

【００５７】次に、図２（Ｂ）に示したように、入力バ
ッファ１０のしきい値が（ＶＩＨ＋ＶＩＬ）／２より大
きいとする。まず、入力バッファ１０に立ち下がり波形
が入力された場合を考える。入力バッファ１０のしきい
値が（ＶＩＨ＋ＶＩＬ）／２より大きいので、入力バッ
ファ１０が論理値出力１を出力するには、さほど時間が
かからない。また、入力バッファ１０の伝播遅延時間ｔ
ｐｄだけ遅れて、入力バッファ１０から出力される。こ
の信号は、インバータ１１において反転され、インバー
タ１１の伝播遅延時間だけ遅れてマルチプレクサ１３の
入力端子Ａに到達する。

【００５８】次に、入力バッファ１０に立ち上がり波形
が入力された場合を考える。入力バッファ１０のしきい
値が（ＶＩＨ＋ＶＩＬ）／２より大きいので、入力バッ
ファ１０が論理出力１を出力するには時間がかかる。ま
た、入力バッファ１０の伝播遅延時間ｔｐｄだけ遅れ
て、入力バッファ１０から出力される。この信号は、遅
延素子１２によって所定時間遅延され、マルチプレクサ
１３の入力端子Ａに到達する。

【００５９】つまり、入力バッファ１０に立ち下がり波
形が入力された場合のインバータ１１の出力信号がマル
チプレクサ１３のＡ入力に到達する時間に対して、入力
バッファ１０に立ち上がり波形が入力された場合の遅延
素子１２の入力は、時間的に遅くなっている。そのた
め、遅延素子１２の遅延時間を可変して、マルチプレク
サ１３のＢ入力に到達する時間を、マルチプレクサ１３
のＡ入力に到達する時間と、略一致させるわけである。

【００６０】そして、立ち下がり波形、すなわちローレ
ベルの信号が入力される場合はＡ入力を選択し、立ち上
がり波形、すなわちハイレベルの信号が入力される場合
はＢ入力を選択するように回路を構成すれば、入力バッ
ファ１０のしきい値に起因するタイミングずれを補正
し、半導体集積回路の良否判定精度を向上させることが
できる。

【００６１】マルチプレクサ１３の出力は、ＤＵＴ１の
出力が期待値と略一致していれば１が出力されるので、
インバータ１６の出力は０になる。一方、ＤＵＴ１の出
力が期待値と不一致であれば、インバータ１６の出力は
１となる。また、前記のようにマスク用フリップフロッ
プ１７はＤＵＴ１の出力を比較判定する場合は１を出力
するので、フリップフロップ１９の出力が１であれば、
ＤＵＴ１の良否判定は、フェイルと判定される。

【００６２】なお、外付けテスト回路４であるＦＰＧＡ
のバッファの伝播遅延時間等によってはＡ入力の波形の
方が、伝播遅延時間が短くなる場合も発生する。この場
合、インバータ１１の出力端子とマルチプレクサ１３の
入力端子Ａとの間に伝搬時間遅延用としてのバッファを
挿入することによって、マルチプレクサ１３のＢ入力に
到達する時間を、マルチプレクサ１３のＡ入力に到達す
る時間と、略一致させることができる。

【００６３】これは、遅延素子１２は、あくまで伝播時
間を遅らせることしかできないためである。よって、予
めインバータ１１の出力に遅延用のバッファを挿入して
おいてもよい。

【００６４】次に、図１に示した遅延素子１２の具体的
な実現方法について説明する。図３は、遅延素子の回路
構成を示す図である。図３に示した遅延素子は、ＦＰＧ
Ａ内部における回路素子を使用した構成である。ノンイ
ンバータ１２１は、微小時間の遅延素子として動作させ
ることができる。ノンインバータ１２１を複数個直列に
接続して使用することで、様々な遅延時間を作り出すこ
とができる。また、１つまたは複数個直列に接続したノ
ンインバータ１２１（以下、ノンインバータ列と称す
る。）をマルチプレクサ１２２の入力端子にそれぞれ接
続する。そして、バッファ２０の出力信号をモニタしな
がら、マルチプレクサ１２２の入力切り替えを行って、
複数のノンインバータ列を選択することで、前述の補正
時間に最適な遅延時間にすることができる。但し、図３
に示した遅延素子は、ＦＰＧＡが上記の素子を備えてい
ることが必須条件である。

【００６５】また、遅延素子の別の実現方法を説明す
る。図４は、外付けテスト回路の外部に遅延素子を接続
した構成を示す図である。外付けテスト回路５であるＦ
ＰＧＡ内部において適当な遅延回路が形成できない場
合、外付け回路５の外部にプログラマブルな遅延素子を
接続することによって、半導体集積回路の外付けテスト
回路を構成することができる。

【００６６】例えば、図４に示したように、ＤＵＴ１の
出力を外付けテスト回路５の内部で２分割し、一方の出
力をバッファ３３に入力し、バッファ３３とバッファ３
４と外付けテスト回路５の外部で接続し、バッファ３４
の出力端子をインバータ１１の入力端子に接続し、イン
バータ１１の出力端子をマルチプレクサ１３の入力端子
Ａに接続する。また、他方の出力をバッファ３１に入力
し、外付けテスト回路５の外部であるバッファ３１とバ
ッファ３２との間に遅延素子１２を設け、バッファ３２
の出力端子をマルチプレクサ１３に入力端子に接続す
る。このような回路構成とすることで、外付けテスト回
路であるＦＰＧＡが、遅延素子１２を構成するための素
子を備えていない場合にも、マルチプレクサ１３のＢ入
力に到達する時間を、マルチプレクサ１３のＡ入力に到
達する時間と、略一致させることができる。

【００６７】なお、外付けテスト回路の外部に接続する
遅延素子については、様々な構成が考えられるが、図１
に示した構成を実現できるのであれば、遅延素子はどの
ような構成でもよい。

【００６８】また、図１に示した外付けテスト回路は、
あくまでも一つの比較判定回路についての構成を図示し
たものである。外付けテスト回路に接続して検査を行う
ＤＵＴは、通常、複数の出力端子を備えているため、検
査を行うＤＵＴの出力端子数に応じて、外付けテスト回
路４と同一構成である回路を用意する必要がある。

【００６９】さらに、上記の説明では述べていないが、
ＤＵＴに印加する波形のタイミングスキューや、ストロ
ーブのタイミングスキューを調整するために、テスタと
同様の工夫が、本発明の実施形態に係る半導体集積回路
の外付けテスト回路においても必要である。

【００７０】

【発明の効果】本発明によれば、以下の効果が得られ
る。

【００７１】(1) 半導体集積回路の検査を行うために、
半導体集積回路の検査装置が備えていない機能をユーザ
プログラマブルな論理ＬＳＩ上に構築し、検査装置に接
続して検査を行う半導体集積回路の外付けテスト回路で
は、被検査半導体集積回路の出力が入力される入力バッ
ファに入力された立ち上がり波形が遅延回路から出力さ
れて該切り替え器に入力される時間が遅延回路で変更さ
れて、被検査半導体集積回路の出力が入力される入力バ
ッファに入力された立ち下がり波形がインバータ回路か
ら反転出力されて該切り替え器に入力される時間と、略
同じにされるので、ユーザプログラマブルな論理ＬＳＩ
を使用して外付けテスト回路を構築する際に問題となる
バッファのしきい値に起因するタイミングずれを補正
し、タイミング精度を向上させることができる。また、
テスタを使用しなくても被半導体集積回路を高精度にテ
ストすることが可能となり、テスタの設備投資の削減、
テストコストの低減に大きく寄与することができる。

【００７２】(2) 遅延回路の出力と、インバータ回路で
反転された入力バッファの出力と、が入力される切り替
え器の出力端子にモニタ端子を接続することにより、切
り替え器を切り替えながら波形を観測することで、入力
バッファに入力された立ち上がり波形が遅延回路から出
力されて切り替え器に入力される時間と、入力バッファ
に入力された立ち下がり波形がインバータ回路から出力
されて切り替え器に入力される時間と、を略同じになる
ように遅延回路の遅延時間を変更することができる。

【００７３】(3) 被検査半導体集積回路の検査を行うた
めに、半導体集積回路の検査装置が備えていない機能を
ユーザプログラマブルな論理ＬＳＩ上に構築し、被検査
半導体集積回路の出力信号を所定時間遅らせた信号と、
被検査半導体集積回路の出力信号を反転させた信号と
を、切り替え器に入力し、被検査半導体集積回路の期待
値で切り替え器の出力を切り替えて、切り替え器の出力
信号を被検査半導体集積回路の良否判定結果とする際
に、被検査半導体集積回路の出力信号の立ち上がり波形
が切り替え器に到達する時間と、被検査半導体集積回路
の出力信号の立ち下がり波形が反転されて切り替え器に
到達する時間と、を略一致するように調整するので、立
ち上がり波形入力と立ち下がり波形入力時の遅延時間を
略一致するように調整することが可能となり、バッファ
のしきい値のずれに起因するタイミングばらつきを補正
することができる。また、立ち上がり波形でも立ち下が
り波形でも出力信号の良否判定を行う際のタイミング精
度を保証することができる。

【００７４】(4) 被検査半導体集積回路の出力信号を所
定時間遅らせた信号と、被検査半導体集積回路の出力信
号を反転させた信号とを、切り替え器に入力し、該被検
査半導体集積回路の期待値で該切り替え器の出力を切り
替えて外部で観測し、両信号の前記遅延時間を略一致す
るように調整するので、切り替え器で切り替えながら波
形を観測することで、遅延回路の遅延時間を変更して、
立ち上がり波形入力と立ち下がり波形入力時の遅延時間
を略一致するように調整することができる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る半導体集積回路の外付
けテスト回路の構成図である。

【図２】本発明の実施形態に係る半導体集積回路の外付
けテスト回路の動作を説明するためのタイミング図であ
る。

【図３】遅延素子の回路構成を示す図である。

【図４】外付けテスト回路の外部に遅延素子を接続した
構成を示す図である。

【図５】（Ａ）は、通常のテスタ２を使用して、ＤＵＴ
１のすべてのテストを行う場合の構成図である。（Ｂ）
は、外付けのテスト回路３をＦＰＧＡで構成し、ＤＵＴ
１を検査するようにした場合の構成図である。

【図６】ＤＵＴを検査するためのテスタの検査回路構成
図である。

【図７】従来の外付けテスト回路としてＦＰＧＡで構成
した比較判定回路図である。

【図８】従来の半導体集積回路の外付けテスト回路の動
作を説明するためのタイミング図である。

【符号の説明】

１−被検査半導体集積回路（ＤＵＴ） ２−半導体集積回路の検査装置 ３−外付けテスト回路 １１−インバータ（インバータ回路） １２−遅延素子（遅延回路） １３−切り替え器（マルチプレクサ）

フロントページの続き (72)発明者 松本 享三 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 2G032 AA00 AD05 AD06 AD07 AE08 AH01 AH02 AH03 AH07 AL16 5F038 CD08 CD09 DF01 DT01 DT02 DT04 DT05 DT12 EZ20

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ユーザプログラマブルな論理ＬＳＩ上に
   半導体集積回路の検査装置が備えていない機能を構築
   し、該検査装置に接続して、被検査半導体集積回路を検
   査する半導体集積回路の外付けテスト回路において、 被検査半導体集積回路の出力が入力される入力バッファ
   と、該入力バッファの出力を反転させるインバータ回路
   と、該入力バッファの出力の遅延時間を変更可能な遅延
   回路と、該インバータ回路の出力と該遅延回路の出力と
   が入力され、該フリップフロップの出力によって出力が
   切り替えられる切り替え器と、を備え、 該遅延回路は、該入力バッファに入力された立ち上がり
   波形を出力して、その波形が該切り替え器に入力される
   時間を、該入力バッファに入力された立ち下がり波形が
   該インバータ回路から出力されて該切り替え器に入力さ
   れる時間と、略同じにして出力することを特徴とする半
   導体集積回路の外付けテスト回路。
2. 【請求項２】 前記切り替え器の出力端子に接続された
   モニタ端子を備えたことを特徴とする請求項１に記載の
   半導体集積回路の外付けテスト回路。
3. 【請求項３】 ユーザプログラマブルな論理ＬＳＩ上に
   半導体集積回路の検査装置が備えていない機能を構築
   し、外付けテスト回路として該半導体集積回路の検査装
   置に接続して、被検査半導体集積回路を検査する半導体
   集積回路のテスト方法において、 被検査半導体集積回路の出力信号を所定時間遅らせた信
   号と、被検査半導体集積回路の出力信号を反転させた信
   号とを、切り替え器に入力し、該被検査半導体集積回路
   の期待値で該切り替え器の出力を切り替えて、該切り替
   え器の出力信号を該被検査半導体集積回路の良否判定結
   果とする際に、 該被検査半導体集積回路の出力信号の立ち上がり波形が
   該切り替え器に到達する時間と、該被検査半導体集積回
   路の出力信号の立ち下がり波形が反転されて該切り替え
   器に到達する時間と、を略一致するように調整すること
   を特徴とする半導体集積回路のテスト方法。
4. 【請求項４】 被検査半導体集積回路の出力信号を所定
   時間遅らせた信号と、被検査半導体集積回路の出力信号
   を反転させた信号とを、切り替えて外部で観測し、両信
   号の前記遅延時間を略一致するように調整すること特徴
   とする請求項３に記載の半導体集積回路のテスト方法。