CN116953495A - 一种组合电路延迟测试方法及其系统 - Google Patents
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Abstract
本发明公开了一种组合电路延迟测试方法及其系统，方法包括：将多个待测试电路级联，在每个级联的待测试电路中插入中插单元，形成多组级联的测试电路；将测试数据输入多组级联的测试电路中，采用不同频率的时钟对多组级联的测试电路进行测试，获得多组级联电路的延迟时间；将多组级联中的所有中插单元级联成中插单元路径，获取中插单元电路的延迟时间；将多组级联电路的延迟时间减去中插单元电路的延迟时间除以多组级联的测试电路的级联个数，获得单个待测试电路延迟时间；本发明解决了无法测出最大延迟小于整体电路最小运行时钟周期的组合逻辑电路的问题，提高创新电路的性能评估能力。
Description
技术领域
本发明涉及集成电路技术领域，更具体的，涉及一种组合电路延迟测试方法及其系统。
背景技术
在现代数字电路中，延迟是一个非常重要的指标，两个寄存器之间组合逻辑电路的延迟如果过大，往往会直接影响着电路的性能和速度。因此，对于数字电路创新设计尤其是组合电路创新设计来说，准确、高效地测量延迟对于电路的性能评估是非常关键的。
组合电路的延迟是指在输入信号发生变化后，电路输出正确结果所需的时间，通常包含线延迟和门延迟，即信号传输路径的延迟和各个逻辑单元的延迟。目前，延迟测试方法主要分为两类：基于仿真的测试方法和基于测量的测试方法。
基于仿真的测试方法是指通过模拟电路的运行过程来计算延迟。这种方法可以在电路设计的早期就进行测试，帮助工程师发现电路中存在的延迟问题，并进行优化和调整。但是，基于仿真的测试方法只能在设计阶段进行测试，不能对实际电路进行测试。
基于测量的测试方法是指通过测量实际电路中信号传输的时间来计算延迟。这种方法可以对实际电路进行测试，可以帮助工程师了解电路的实际运行情况，并发现电路中存在的延迟问题。目前，基于测量的测试方法主要分为两种：基于外部测试仪器的测试方法和基于内部测试电路的测试方法。
基于外部测试仪器的测试方法是指通过连接外部测试仪器来测量电路中信号的传输时间。常用的测试仪器包括示波器、逻辑分析仪等。这种方法的优点是可以对实际电路进行测试，并且可以测量不同信号之间的延迟。但是，它的缺点是需要专业的测试仪器和操作技能，测试成本较高，以及会引入芯片封装的引脚、走线等多余延迟，测试结果往往误差很大。
基于内部测试电路的测试方法是指在电路中添加专门的测试电路，通过测量测试电路的输出信号来计算延迟。这种方法的优点是可以对电路中不同逻辑单元之间的延迟进行测量，测试成本相对较低。但如果待测试电路的最大延迟小于整体电路的最小运行时钟周期，就无法测出待测试电路的延迟，因为即便在整体电路的最高运行频率，待测试电路的输出信号仍旧不会发生延迟错误。
发明内容
本发明为了解决现有技术中无法测出最大延迟小于整体电路最小运行时钟周期的组合逻辑电路的问题，提出了一种组合电路延迟测试方法及其系统，通过级联的测试方法，解决无法测出最大延迟小于整体电路最小运行时钟周期的组合逻辑电路的问题。
为解决上述技术问题，本发明采用的技术方案是：
本发明一方面公开了一种组合电路延迟测试方法，包括以下步骤：
将多个待测试电路级联，在每个级联的待测试电路中插入中插单元，形成多组级联的测试电路；
将原始测试数据输入到多组级联的测试电路中，最后一组测试电路输出最终的测试数据到第一判决电路中进行结果判决；
采用不同频率的时钟对多组级联的测试电路进行测试，根据第一判决电路中判决的结果是否正确，获得多组级联电路的延迟时间；
将多组级联中的所有中插单元级联成中插单元路径，获取中插单元电路的延迟时间；
将多组级联电路的延迟时间减去中插单元电路的延迟时间除以多组级联的测试电路的级联个数，获得单个待测试电路延迟时间。
优选地，得到最终的测试数据的步骤如下：
将原始测试数据输入第一组测试电路中的待测试电路中，第一组测试电路中的中插单元将第一组测试电路中的待测试电路输出的结果与参考结果比较；
当比较结果正确时，第一组测试电路中的中插单元选通当前时钟周期输入的测试数据，并输出到第二组测试电路中的待测试电路中；
第二组测试电路至倒数第二组测试电路内的待测试电路均接收上一组测试电路输出的测试数据，第二组测试电路至倒数第二组测试电路内的中插单元均进行本组的待测试电路输出的结果与参考结果比较，并将对应测试数据输出到下一组测试电路中的待测试电路中；
最后一组测试电路中的中插单元进行本组的待测试电路输出的结果与参考结果比较后，将最终测试数据输入第一判决电路中进行结果判决。
进一步地，每个中插单元包括第一寄存器、第二寄存器、比较单元、选通器；
所述的第二寄存器用于接收当前时钟周期的测试数据并保存，并在下一时钟周期将此数据送入第一寄存器；
所述的第一寄存器用于接收来自第二寄存器的测试数据，即保存的是上一时钟周期的测试数据；
所述的比较单元用于将待测试电路的输出结果与参考结果进行比较；若待测试电路的输出结果正确，则输出控制信号为高电平；否则输出控制信号为低电平；
所述的选通器由比较单元的控制信号控制，输入为第一寄存器或第二寄存器中的数据；当控制信号为低电平，选通器选通第一寄存器中上一时钟周期的输入数据；当控制信号为高电平，选通器选通第二寄存器中当前时钟周期的输入数据。
更进一步地，述的第一判决电路进行结果判决的方法如下：
第一判决电路接收来自最后一组待测试电路输出的测试数据，在下一时钟时刻对最后一组待测试电路输出的测试数据与参考结果进行比较，一致输出为1，不一致输出为0；
第一判决电路输出为1，表示多组级联的测试电路延迟小于当前时钟周期；
第一判决电路输出为0，表示多组级联的测试电路延迟大于当前时钟周期。
本发明另一方面公开了一种组合电路延迟测试系统，采用所述的一种组合电路延迟测试方法，包括：多组级联的测试电路模块、中插单元路径模块、处理器；
所述的多组级联的测试电路模块用于将多个待测试电路级联，在每个级联的待测试电路中插入中插单元，形成多组级联的测试电路；用于采用不同频率的时钟对多组级联的测试电路进行测试，根据第二判决电路中判决的结果是否正确，获得多组级联电路的延迟时间；
所述的中插单元路径模块用于将多组级联中的所有中插单元级联成中插单元路径，获取中插单元电路的延迟时间；
所述的处理器用于将多组级联电路的延迟时间减去中插单元电路的延迟时间除以多组级联的测试电路的级联个数，获得单个待测试电路延迟时间。
更进一步地，多组级联的测试电路模块包括多组级联的测试电路；
所述的多组级联的测试电路包括N组测试电路、第一判决电路；
每一组测试电路均包括待测试电路、第一中插单元；
每个中插单元均包括比较单元、第一寄存器、第二寄存器、选通单元。
更进一步地，第一组测试电路中的待测试电路的输入端接收测试数据，输出端与第一组测试电路中的比较单元的第一输入端电性连接；
第一组测试电路中的比较单元的第二输入端接收参考结果，输出端与第一组测试电路中的选通器的第一输入端电性连接；
第一组测试电路中的的第二寄存器的输入端接收原始测试数据；第一组测试电路中的第二寄存器的第一输出端与第一组测试电路中的选通器的第二输入端电性连接；第一组测试电路中的第二寄存器的第二输出端与第一组测试电路中的第一寄存器的输入端电性连接；第一组测试电路中的第一寄存器的输出端与第一组测试电路中的选通器的第三输入端电性连接；
第一组测试电路中的选通器的输出端与下一组测试电路中的待测试电路的输入端电性连接。
更进一步地，第二组测试电路至最后一组测试电路中的待测试电路的输入端均与上一组测试电路中的选通器的输出端电性连接；
第二组测试电路至最后一组测试电路中的第二寄存器的输入端均接收测试数据；
第二组测试电路至最后一组测试电路中的对比单元的第二输入端均接收参考结果；
第二组测试电路至最后一组测试电路中第一寄存器、对比单元、选通器的连接方式均和第一组测试电路中的连接方式相同。
更进一步地，第一判决电路包括第N+1待测试电路、第一判决器；
所述的第N+1待测试电路的输入端与最后一组测试电路中的选通器的输出端电性连接；
所述的第一判决器的输入端与第N+1待测试电路的输出端电性连接；
所述的第一判决器的输出端与处理器的第一输入端电性连接。
更进一步地，中插单元路径模块包括中插单元路径；
中插单元路径包括N组中插单元电路、第二判决电路；
每组中插单元电路均包括第二中插单元；
第一组中插单元电路还包括延迟模块；
第二判决电路包括第二判决器；
第一组中插单元电路中的延迟模块的输入端接收测试数据；延迟模块的输出端与第二对比单元的第一输入端电性连接；
第一组中插单元电路中的对比单元的第二输入端接收参考结果；第一组中插单元电路中的对比单元的输出端与第二选通器的第一输入端电性连接；
第一组中插单元电路中的第二寄存器的输入端接收测试数据；第一组中插单元电路中的第二寄存器的第一输出端与第一组中插单元电路中选通器的第二输入端电性连接；第一组中插单元电路中的第二寄存器的第二输出端与第一组中插单元电路中的第一寄存器的输入端电性连接；
第一组中插单元电路中的第一寄存器的输出端与第一组中插单元电路中的选通器的第三输入端电性连接；第一组中插单元电路中的选通器的输出端与下一组中插单元电路中的对比单元的输入端电性连接；
第二组中插单元电路至最后一组中插单元电路中的对比单元均与上一组中插单元电路的选通器的输出端电性连接；
第二组中插单元电路至最后一组中插单元电路中的第二寄存器的输入端均接收测试数据；
第二组中插单元电路至最后一组中插单元电路中的对比单元的第二输入端均接收参考结果；
第二组中插单元电路至最后一组中插单元电路中第一寄存器、对比单元、选通器的连接方式均和第一组中插单元电路中的连接方式相同；
最后一组中插单元电路中的选通器的输出端与第二判决器的输入端电性连接；
第二判决器的输出端与处理器的第二输入端电性连接。
与现有技术相比，本发明的有益效果是：
1.通过多组级联的测试电路，将整体电路的延迟增大，再根据级联的个数得到单个待测试电路的延迟，解决了待测试电路的最大延迟小于整体电路的最小运行时钟周期时延迟无法测试的问题。
2.通过中插单元路径，计算出中插单元的延迟时间，排除中插单元对测试电路的误差干扰。
附图说明
图1为实施例提供的一种组合电路延迟测试方法的流程图。
图2为实施例提供的多组级联的测试电路的示意图。
图3为实施例提供的中插单元路径的示意图。
具体实施方式
下面结合附图和具体实施方式对本发明做详细描述。
实施例1
在本实施例中，如图1所示，一种组合电路延迟测试方法，包括以下步骤：
将多个待测试电路级联，在每个级联的待测试电路中插入中插单元，形成多组级联的测试电路；
将原始测试数据输入到多组级联的测试电路中，最后一组测试电路输出最终的测试数据到第一判决电路中进行结果判决；
采用不同频率的时钟对多组级联的测试电路进行测试，根据第一判决电路中判决的结果是否正确，获得多组级联电路的延迟时间；
将多组级联中的所有中插单元级联成中插单元路径，获取中插单元电路的延迟时间；
将多组级联电路的延迟时间减去中插单元电路的延迟时间除以多组级联的测试电路的级联个数，获得单个待测试电路延迟时间。
在本实施例中，得到最终的测试数据的步骤如下：
将原始测试数据输入第一组测试电路中的待测试电路中，第一组测试电路中的中插单元将第一组测试电路中的待测试电路输出的结果与参考结果比较；
当比较结果正确时，第一组测试电路中的中插单元选通当前时钟周期输入的测试数据，并输出到第二组测试电路中的待测试电路中；
第二组测试电路至倒数第二组测试电路内的待测试电路均接收上一组测试电路输出的测试数据，第二组测试电路至倒数第二组测试电路内的中插单元均进行本组的待测试电路输出的结果与参考结果比较，并将对应测试数据输出到下一组测试电路中的待测试电路中；
最后一组测试电路中的中插单元进行本组的待测试电路输出的结果与参考结果比较后，将最终测试数据输入第一判决电路中进行结果判决。
更具体的，每个中插单元包括第一寄存器、第二寄存器、比较单元、选通器；
所述的第二寄存器用于接收当前时钟周期的测试数据并保存，并在下一时钟周期将此数据送入第一寄存器；
所述的第一寄存器用于接收来自第二寄存器的测试数据，即保存的是上一时钟周期的测试数据；
所述的比较单元用于将待测试电路的输出结果与参考结果进行比较；若待测试电路的输出结果正确，则输出控制信号为高电平；否则输出控制信号为低电平；
所述的选通器由比较单元的控制信号控制，输入为第一寄存器或第二寄存器中的数据；当控制信号为低电平，选通器选通第一寄存器中上一时钟周期的输入数据；当控制信号为高电平，选通器选通第二寄存器中当前时钟周期的输入数据。
更具体的，所述的第一判决电路进行结果判决的方法如下：
第一判决电路接收来自最后一组待测试电路输出的测试数据，在下一时钟时刻对最后一组待测试电路输出的测试数据与参考结果进行比较，一致输出为1，不一致输出为0；
第一判决电路输出为1，表示多组级联的测试电路延迟小于当前时钟周期；
第一判决电路输出为0，表示多组级联的测试电路延迟大于当前时钟周期。
实施例2
在本实施例中，一种组合电路延迟测试系统，采用如实施例1所述的一种组合电路延迟测试方法，包括：多组级联的测试电路模块、中插单元路径模块、处理器；
所述的多组级联的测试电路模块用于将多个待测试电路级联，在每个级联的待测试电路中插入中插单元，形成多组级联的测试电路；用于采用不同频率的时钟对多组级联的测试电路进行测试，根据第二判决电路中判决的结果是否正确，获得多组级联电路的延迟时间；
所述的中插单元路径模块用于将多组级联中的所有中插单元级联成中插单元路径，获取中插单元电路的延迟时间；
所述的处理器用于将多组级联电路的延迟时间减去中插单元电路的延迟时间除以多组级联的测试电路的级联个数，获得单个待测试电路延迟时间。
在本实施例中，如图2所示，多组级联的测试电路模块包括多组级联的测试电路；
所述的多组级联的测试电路包括N组测试电路、第一判决电路；
每一组测试电路均包括待测试电路、第一中插单元；
每个中插单元均包括比较单元、第一寄存器、第二寄存器、选通单元。
更具体的，第一组测试电路中的待测试电路的输入端接收测试数据，输出端与第一组测试电路中的比较单元的第一输入端电性连接；
第一组测试电路中的比较单元的第二输入端接收参考结果，输出端与第一组测试电路中的选通器的第一输入端电性连接；
第一组测试电路中的的第二寄存器的输入端接收原始测试数据；第一组测试电路中的第二寄存器的第一输出端与第一组测试电路中的选通器的第二输入端电性连接；第一组测试电路中的第二寄存器的第二输出端与第一组测试电路中的第一寄存器的输入端电性连接；第一组测试电路中的第一寄存器的输出端与第一组测试电路中的选通器的第三输入端电性连接；
第一组测试电路中的选通器的输出端与下一组测试电路中的待测试电路的输入端电性连接。
其中第一寄存器指的是寄存器a，第二寄存器指的是寄存器b。
更具体的，第二组测试电路至最后一组测试电路中的待测试电路的输入端均与上一组测试电路中的选通器的输出端电性连接；
第二组测试电路至最后一组测试电路中的第二寄存器的输入端均接收测试数据；
第二组测试电路至最后一组测试电路中的对比单元的第二输入端均接收参考结果；
第二组测试电路至最后一组测试电路中第一寄存器、对比单元、选通器的连接方式均和第一组测试电路中的连接方式相同。
更具体的，第一判决电路包括第N+1待测试电路、第一判决器；
所述的第N+1待测试电路的输入端与最后一组测试电路中的选通器的输出端电性连接；
所述的第一判决器的输入端与第N+1待测试电路的输出端电性连接；
所述的第一判决器的输出端与处理器的第一输入端电性连接。
更具体的，如图3所示，中插单元路径模块包括中插单元路径；
中插单元路径包括N组中插单元电路、第二判决电路；
每组中插单元电路均包括第二中插单元；
第一组中插单元电路还包括延迟模块；
第二判决电路包括第二判决器；
第一组中插单元电路中的延迟模块的输入端接收测试数据；延迟模块的输出端与第二对比单元的第一输入端电性连接；
第一组中插单元电路中的对比单元的第二输入端接收参考结果；第一组中插单元电路中的对比单元的输出端与第二选通器的第一输入端电性连接；
第一组中插单元电路中的第二寄存器的输入端接收测试数据；第一组中插单元电路中的第二寄存器的第一输出端与第一组中插单元电路中选通器的第二输入端电性连接；第一组中插单元电路中的第二寄存器的第二输出端与第一组中插单元电路中的第一寄存器的输入端电性连接；
第一组中插单元电路中的第一寄存器的输出端与第一组中插单元电路中的选通器的第三输入端电性连接；第一组中插单元电路中的选通器的输出端与下一组中插单元电路中的对比单元的输入端电性连接；
第二组中插单元电路至最后一组中插单元电路中的对比单元均与上一组中插单元电路的选通器的输出端电性连接；
第二组中插单元电路至最后一组中插单元电路中的第二寄存器的输入端均接收测试数据；
第二组中插单元电路至最后一组中插单元电路中的对比单元的第二输入端均接收参考结果；
第二组中插单元电路至最后一组中插单元电路中第一寄存器、对比单元、选通器的连接方式均和第一组中插单元电路中的连接方式相同；
最后一组中插单元电路中的选通器的输出端与第二判决器的输入端电性连接；
第二判决器的输出端与处理器的第二输入端电性连接。
实施例3
基于实施例1与实施例2，计算多组级联的测试电路的延迟方法具体包括以下步骤：
S11：以步长为0.5ns，以2ns为起始时钟周期，逐步递增，分别多次测试多组级联的测试电路和中插单元路径，两条电路的判决器均输出为1时停止增加时钟周期，不再继续测试；
S12：分别记录多组级联的测试电路和中插单元路径的判决器第一次输出1时的时钟周期，即为两条电路各自的延迟时间。
S13，用多组级联的测试电路的延迟时间减去中插单元路径的延迟时间，得到待测试电路真正的级联延迟时间。
S14，用待测试电路真正的级联延迟时间除以多组级联的测试电路的级联个数，得到单个待测试电路的延迟时间。
在本实施例中，多组级联的测试电路的最佳级联个数的计算方法包括以下步骤：
S21：通过后仿测试得到单级中插单元的延迟时间t；通过后仿测试得到待测试电路的延迟时间范围[a,b]；
S22：用最快测试时钟频率2ns除以待测试电路最小延迟a，得到最小级联个数p，以步长为1，确定待选择的级联个数为：p、p+1……p+10，共11种级联方案；
S23：在待测试电路的延迟时间范围[a,b]内以50ps步长选定N个待测试电路的可能延迟时间；
S24：分别对N个延迟时间，11种级联个数，应用S11～S14中的测试方法；得到11种级联方案下，待测试电路N个真实延迟对应的测试延迟；
S25：计算11种级联方案下，待测试电路真实延迟与测试延迟之间误差的平方和，误差最小的级联方案即为最佳方案。
显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。
Claims (10)
1.一种组合电路延迟测试方法，其特征在于，包括以下步骤：
将多个待测试电路级联，在每个级联的待测试电路中插入中插单元，形成多组级联的测试电路；
将原始测试数据输入到多组级联的测试电路中，最后一组测试电路输出最终的测试数据到第一判决电路中进行结果判决；
采用不同频率的时钟对多组级联的测试电路进行测试，根据第一判决电路中判决的结果是否正确，获得多组级联电路的延迟时间；
将多组级联中的所有中插单元级联成中插单元路径，获取中插单元电路的延迟时间；
将多组级联电路的延迟时间减去中插单元电路的延迟时间除以多组级联的测试电路的级联个数，获得单个待测试电路延迟时间。
2.根据权利要求1所述的一种组合电路延迟测试方法，其特征在于，得到最终的测试数据的步骤如下：
将原始测试数据输入第一组测试电路中的待测试电路中，第一组测试电路中的中插单元将第一组测试电路中的待测试电路输出的结果与参考结果比较；
当比较结果正确时，第一组测试电路中的中插单元选通当前时钟周期输入的测试数据，并输出到第二组测试电路中的待测试电路中；
第二组测试电路至倒数第二组测试电路内的待测试电路均接收上一组测试电路输出的测试数据，第二组测试电路至倒数第二组测试电路内的中插单元均进行本组的待测试电路输出的结果与参考结果比较，并将对应测试数据输出到下一组测试电路中的待测试电路中；
最后一组测试电路中的中插单元进行本组的待测试电路输出的结果与参考结果比较后，将最终测试数据输入第一判决电路中进行结果判决。
3.根据权利要求2所述的一种组合电路延迟测试方法，其特征在于，每个中插单元包括第一寄存器、第二寄存器、比较单元、选通器；
所述的第二寄存器用于接收当前时钟周期的测试数据并保存，并在下一时钟周期将此数据送入第一寄存器；
所述的第一寄存器用于接收来自第二寄存器的测试数据，即保存的是上一时钟周期的测试数据；
所述的比较单元用于将待测试电路的输出结果与参考结果进行比较；若待测试电路的输出结果正确，则输出控制信号为高电平；否则输出控制信号为低电平；
所述的选通器由比较单元的控制信号控制，输入为第一寄存器或第二寄存器中的数据；当控制信号为低电平，选通器选通第一寄存器中上一时钟周期的输入数据；当控制信号为高电平，选通器选通第二寄存器中当前时钟周期的输入数据。
4.根据权利要求3所述的一种组合电路延迟测试方法，其特征在于，所述的第一判决电路进行结果判决的方法如下：
第一判决电路接收来自最后一组待测试电路输出的测试数据，在下一时钟时刻对最后一组待测试电路输出的测试数据与参考结果进行比较，一致输出为1，不一致输出为0；
第一判决电路输出为1，表示多组级联的测试电路延迟小于当前时钟周期；
第一判决电路输出为0，表示多组级联的测试电路延迟大于当前时钟周期。
5.一种组合电路延迟测试系统，采用如权利要求1～4所述的一种组合电路延迟测试方法，其特征在于，包括：多组级联的测试电路模块、中插单元路径模块、处理器；
所述的多组级联的测试电路模块用于将多个待测试电路级联，在每个级联的待测试电路中插入中插单元，形成多组级联的测试电路；用于采用不同频率的时钟对多组级联的测试电路进行测试，根据第二判决电路中判决的结果是否正确，获得多组级联电路的延迟时间；
所述的中插单元路径模块用于将多组级联中的所有中插单元级联成中插单元路径，获取中插单元电路的延迟时间；
所述的处理器用于将多组级联电路的延迟时间减去中插单元电路的延迟时间除以多组级联的测试电路的级联个数，获得单个待测试电路延迟时间。
6.根据权利要求5所述的一种组合电路延迟测试系统，其特征在于，多组级联的测试电路模块包括多组级联的测试电路；
所述的多组级联的测试电路包括N组测试电路、第一判决电路；
每一组测试电路均包括待测试电路、第一中插单元；
每个中插单元均包括比较单元、第一寄存器、第二寄存器、选通单元。
7.根据权利要求6所述的一种组合电路延迟测试系统，其特征在于，第一组测试电路中的待测试电路的输入端接收测试数据，输出端与第一组测试电路中的比较单元的第一输入端电性连接；
第一组测试电路中的比较单元的第二输入端接收参考结果，输出端与第一组测试电路中的选通器的第一输入端电性连接；
第一组测试电路中的的第二寄存器的输入端接收原始测试数据；第一组测试电路中的第二寄存器的第一输出端与第一组测试电路中的选通器的第二输入端电性连接；第一组测试电路中的第二寄存器的第二输出端与第一组测试电路中的第一寄存器的输入端电性连接；第一组测试电路中的第一寄存器的输出端与第一组测试电路中的选通器的第三输入端电性连接；
第一组测试电路中的选通器的输出端与下一组测试电路中的待测试电路的输入端电性连接。
8.根据权利要求7所述的一种组合电路延迟测试系统，其特征在于，第二组测试电路至最后一组测试电路中的待测试电路的输入端均与上一组测试电路中的选通器的输出端电性连接；
第二组测试电路至最后一组测试电路中的第二寄存器的输入端均接收测试数据；
第二组测试电路至最后一组测试电路中的对比单元的第二输入端均接收参考结果；
第二组测试电路至最后一组测试电路中第一寄存器、对比单元、选通器的连接方式均和第一组测试电路中的连接方式相同。
9.根据权利要求8所述的一种组合电路延迟测试系统，其特征在于，第一判决电路包括第N+1待测试电路、第一判决器；
所述的第N+1待测试电路的输入端与最后一组测试电路中的选通器的输出端电性连接；
所述的第一判决器的输入端与第N+1待测试电路的输出端电性连接；
所述的第一判决器的输出端与处理器的第一输入端电性连接。
10.根据权利要求9所述的一种组合电路延迟测试系统，其特征在于，中插单元路径模块包括中插单元路径；
中插单元路径包括N组中插单元电路、第二判决电路；
每组中插单元电路均包括第二中插单元；
第一组中插单元电路还包括延迟模块；
第二判决电路包括第二判决器；
第一组中插单元电路中的延迟模块的输入端接收测试数据；延迟模块的输出端与第二对比单元的第一输入端电性连接；
第一组中插单元电路中的对比单元的第二输入端接收参考结果；第一组中插单元电路中的对比单元的输出端与第二选通器的第一输入端电性连接；
第一组中插单元电路中的第二寄存器的输入端接收测试数据；第一组中插单元电路中的第二寄存器的第一输出端与第一组中插单元电路中选通器的第二输入端电性连接；第一组中插单元电路中的第二寄存器的第二输出端与第一组中插单元电路中的第一寄存器的输入端电性连接；
第一组中插单元电路中的第一寄存器的输出端与第一组中插单元电路中的选通器的第三输入端电性连接；第一组中插单元电路中的选通器的输出端与下一组中插单元电路中的对比单元的输入端电性连接；
第二组中插单元电路至最后一组中插单元电路中的对比单元均与上一组中插单元电路的选通器的输出端电性连接；
第二组中插单元电路至最后一组中插单元电路中的第二寄存器的输入端均接收测试数据；
第二组中插单元电路至最后一组中插单元电路中的对比单元的第二输入端均接收参考结果；
第二组中插单元电路至最后一组中插单元电路中第一寄存器、对比单元、选通器的连接方式均和第一组中插单元电路中的连接方式相同；
最后一组中插单元电路中的选通器的输出端与第二判决器的输入端电性连接；
第二判决器的输出端与处理器的第二输入端电性连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310777937.9A CN116953495A (zh) | 2023-06-28 | 2023-06-28 | 一种组合电路延迟测试方法及其系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310777937.9A CN116953495A (zh) | 2023-06-28 | 2023-06-28 | 一种组合电路延迟测试方法及其系统 |
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| Publication Number | Publication Date |
|---|---|
| CN116953495A true CN116953495A (zh) | 2023-10-27 |
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ID=88461135
Family Applications (1)
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Country Status (1)
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| CN (1) | CN116953495A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117452187A (zh) * | 2023-11-15 | 2024-01-26 | 广东高云半导体科技股份有限公司 | 一种io延迟测试电路及方法 |
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2023
- 2023-06-28 CN CN202310777937.9A patent/CN116953495A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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