KR20000005251A - 프로그램가능한 딜레이를 제공하는 장치 및 방법 - Google Patents

프로그램가능한 딜레이를 제공하는 장치 및 방법 Download PDF

Info

Publication number
KR20000005251A
KR20000005251A KR1019980707941A KR19980707941A KR20000005251A KR 20000005251 A KR20000005251 A KR 20000005251A KR 1019980707941 A KR1019980707941 A KR 1019980707941A KR 19980707941 A KR19980707941 A KR 19980707941A KR 20000005251 A KR20000005251 A KR 20000005251A
Authority
KR
South Korea
Prior art keywords
delay
input
output
delay cell
multiplexer
Prior art date
Application number
KR1019980707941A
Other languages
English (en)
Other versions
KR100319194B1 (ko
Inventor
에릭 엘. 트루벤바츠
Original Assignee
레카 도날드 지.
테라다인 인코퍼레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 레카 도날드 지., 테라다인 인코퍼레이티드 filed Critical 레카 도날드 지.
Publication of KR20000005251A publication Critical patent/KR20000005251A/ko
Application granted granted Critical
Publication of KR100319194B1 publication Critical patent/KR100319194B1/ko

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G01R31/3191—Calibration
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled

Abstract

단일 입력 딜레이 셀, 적어도 하나의 다중 입력 딜레이 셀, 및 멀티플렉서를 포함하는 각각의 채널의 상이한 전파 길이를 보상하는 인쇄 회로 기판. 그 딜레이 셀은 하나의 체인으로 서로 연결되어 있다. 더욱이, 그 단일 입력 딜레이 셀은 그 체인내의 제 1 딜레이 셀이고, 각각의 다중 입력 딜레이 셀은 그 입력중 하나를 선택할 수 있다. 타이밍 신호는 각각의 딜레이 셀과 멀티플렉서에 인가된다. 그 다중 입력 딜레이 셀의 입력부는 단일 입력 딜레이 셀의 출력부와 체인내의 임의의 이전 다중 입력 딜레이 셀의 출력부에 연결되어 있다. 그 단일 입력 딜레이 셀은 타이밍 신호를 딜레이한다. 각 다중 입력 딜레이 셀은 그 입력중 하나를 선택하기 위해 테스터에 의해 프로그램된다; 그 다음 그 선택된 입력을 딜레이한다. 최종적으로 그 멀티플렉서는 타이밍 신호 또는 딜레이 셀의 출력중 하나중 하나를 선택하기 위해 그 테스터에 의해 프로그램된다. 그 멀티플렉서에 의해 선택된 신호는 채널의 전파 길이를 보상하는데 필요한 양만큼 딜레이된 타이밍 신호이다.

Description

프로그램가능한 딜레이를 제공하는 장치 및 방법
인쇄 회로 기판의 제조는 그 인쇄 회로 기판이 제조상 결함을 포함하고 있는 지를 결정하는 자동 시험 장비(일명 "테스터")를 일반적으로 사용한다. 테스터는 전형적으로 컴퓨터 제어 회로, 드라이버 및 수신기 채널, 및 테스터 핀을 포함하고 있다. 그 테스터 핀은 시험중인 인쇄 회로 기판(BUT)의 전기 노드를 테스터의 드라이버 및 수신기 채널에 연결시킨다.
전형적인 시험 작업 시간 동안에, 테스터는 시험 신호를 BUT에 인가하고, 그 BUT에 의해 생성된 출력 신호를 수신하여 계산한다. 시험 신호와 테스터가 BUT에서 수신이 기대되는 출력 신호 모두는 일련의 시험 벡터에 의해 지정된다.
전형적인 시험 벡터는 디지털 형태이고, 데이터 값, 타이밍, 및 시험 신호 또는 기대 출력 신호중 하나의 포맷에 대한 정보를 제공한다. 예를 들어, 특정 시간 간격동안의 신호의 데이터 값은 하이 또는 로우중 하나로서 지정될 수 있고, 신호 타이밍은 시험 사이클의 시작에 대한 딜레이로서 지정될 수 있고, 상기 포맷은 신호가 BUT의 노드에 인가되거나 관측됨을 지시할 수 있다.
시험 신호와 출력 신호 모두의 타이밍은 또한 각각의 드라이버 및 수신기 채널과 관련된 전파 딜레이에 의해 영향을 받을 수 있다. 그 채널의 전파 딜레이는 다양하기 때문에, 각각의 드라이버 및 수신기 채널은 일반적으로 "디스큐" 회로를 포함하고 있다. 그 디스큐 회로는 각각의 드라이버 및 수신기 채널의 결과적인 전파 딜레이가 동일하도록 지정될 수 있는 프로그램가능한 딜레이를 제공한다. 이것은 테스터가 시험 사이클의 시작에 대한 적당한 시간에 시험 신호를 인가하고, 출력 신호를 수신하게 한다.
도 1a는 전형적인 시험 구성으로 테스터의 블록도를 도시하고 있다. 시험 공학자는 일련의 시험 벡터로 구성된 시험 프로그램을 컴퓨터 워크 스테이션(100)으로 발전시킨다. 시험 공학자는 그 시험 프로그램을 시스템 버스를 이용하여 시퀀서(110)의 메모리(도시 생략)로 로드한다.
시퀀서(110)는 그 시험 프로그램을 실행하고, 제어 신호를 드라이버 채널(102,104,106,108), 수신기 채널(114,116,118,120), 및 타이밍 발생기(112)에 전송한다. 타이밍 발생기(112)는 다중 타이밍 신호를 생성하고, 신호를 드라이버 채널(102,104,106,108), 수신기 채널(114,116,118,120)에 제공한다. 결과적으로, 다중 드라이버 또는 수신기 채널은 시험 시간의 필요에 따라서, 동일 타이밍 신호를 사용하거나 상이한 타이밍 신호를 사용할 수 있다. 최종적으로, 테스터 핀(122,124, 126,128)은 드라이버 채널(102,104,106,108) 각각을 BUT(138)의 노드 세트에 연결시킨다. 유사하게, 테스터 핀(130,132,134,136)은 수신기 채널(114,116,118,120) 각각을 다른 BUT(138)의 노드 세트에 연결시킨다.
전형적인 연산 모드에서, 시퀀서(110)는 라인(140)을 이용하여, 제어 신호를 드라이버 채널(102)에 전송한다. 또한, 시퀀서(110)는 라인(150)을 이용하여, 제어 신호를 수신기 채널(114)에 전송한다. 시험 프로그램은 드라이버 채널(102)에 의해 발생될 시험 신호와 수신기 채널(114)이 BUT(138)의 노드에서 관측이 기대되는 출력 신호의 특성을 지정하는 시험 벡터를 포함하고 있다. 더욱이, 타이밍 발생기(112)는 라인(144,154)을 이용하여 타이밍 신호를, 그리고 라인(146,156)을 이용하여 제어 신호를 드라이버 채널(102)과 수신기 채널(114) 각각에 전송한다. 최종적으로, 테스터 핀(122)은 드라이버 채널(102)을 BUT(138)의 노드에 연결하고, 테스터 핀(130)은 수신기 채널(114)을 BUT(138)의 다른 노드에 연결시킨다.
도 1b를 참조하면, 드라이버 채널(102)의 블록도가 도시되어 있다. 수신기 채널(114)은 유사한 블록을 포함하고 있다. 타이밍 발생기(112)는 라인(144)을 이용하여 타이밍 신호를, 그리고 라인(146)을 이용하여 제어 신호를 디스큐 회로(166)에 전송한다. 더욱이, 시퀀서(110)는 라인(140)을 이용하여 제어 신호를 포맷기(168)에 전송하고, 라인(142)을 이용하여 정보를 포맷기(168)로부터 수신한다.
디스큐 회로(166)는 드라이버 채널(102)의 전파 딜레이를 보상하기 위해 충분한 양의 딜레이를 타이밍 신호에 가산하여, 상이한 채널에 사용되는 타이밍 신호사이의 적당한 타이밍 관계를 유지한다. 포맷기(168)는 시험 시간동안에 입력 및 출력 연산을 수행하는데 필요한 드라이버 및 비교기 회로를 포함하고 있다. 드라이버 채널에서, 포맷기(168)는, 출력 드라이버가 출력 구동을 시작하게 하거나, 출력 드라이버가 출력 구동을 멈추게 하는 디스큐 회로(166)로부터 타이밍 신호를 수신한다. 수신기 채널에서, 포맷기(168)는, 비교기가 BUT(138)에 의해 생성된 출력 신호를 기대값과 비교하게 하거나, 비교기가 그 비교를 멈추게 하는 타이밍 신호를 수신할 수 있다.
인쇄 회로 기판의 보전을 확인할 때, 테스터는 BUT에 의해 생성된 전자 신호에 급반응하는 것이 매우 중요하다. 여기에는 두 가지 이유가 있다. 먼저, 전형적인 BUT는 BUT가 자체 시스템 타이밍을 제어하게 하는 회로를 포함하고 있다. 결과적으로, 테스터는 BUT의 타이밍을 넘어서 제어를 제한해 왔다. 두 번째로, 전형적인 BUT는 인터페이스를 통해 외부 세계와 통신하고, 이것은 비동기의 직렬 통신 버스로 구성될 수 있다. 또한 인터페이스 회로는, 테스터와 BUT사이의 에러없는 통신에 대해 일어나야 하는 전자 "핸드셰이킹"을 나타내는 타이밍 식별을 가지고 있다. 결과적으로, 테스터는 BUT에 의해 생성된 신호가 인터페이스 회로의 타이밍 식별의 필요 조건을 만족할 정도로 빠르게 응답하여야 한다. 필요한 핸드셰이킹이 테스터와 BUT사이에서 성취될 수 없다면, 테스터는 BUT가 제조상의 결함을 가지고 있는지 여부를 성공적으로 결정할 수가 없을 것이다.
테스터에 필요한 시간을 줄여서 BUT에 의해 생성된 신호에 반응하는 하나의 방법은 디스큐 회로와 연관된 고정 딜레이의 양을 줄이는 것이다.
도 1c는 구현하는 디스큐 회로(166)의 한가지 접근법을 도시하고 있다. 도 1c에 도시된 디스큐 회로는 3개의 스테이지를 가지고 있다. 각각의 스테이지는 딜레이 셀(4) 및 멀티플렉서(172)와 같은 2진 가중 딜레이 셀 및 두 개의 입력 멀티플렉서로 구성되어 있다.
그 딜레이 셀은 CMOS 기술을 이용하여 구현될 수 있다. 더욱이, 그 딜레이 셀은 직렬로 연결된 다중 CMOS 인버터 쌍으로 구성되어 있다. 상이한 딜레이 값은 CMOS 인버터 쌍의 상이한 수를 서로 연결함으로써 각각의 딜레이 셀에 대해 얻을 수 있다. 더욱이, 딜레이 셀-4, 딜레이 셀-2 및 딜레이 셀-1은 딜레이 셀-2에 의해 제공된 총 딜레이가 바람직하게 딜레이 셀-1의 딜레이의 두배이고, 딜레이 셀-4에 의해 제공된 총 딜레이가 딜레이 셀-1의 딜레이의 4배이도록 2진 가중된다. 하나의 단위 딜레이, "du" 로서 딜레이 셀-1에 대응하는 딜레이 값을 지정하면, 딜레이 셀-2와 딜레이 셀-4에 대응하는 딜레이 값은 각각 2du 와 4du 이다.
멀티플렉서(172), 멀티플렉서(176), 및 멀티플렉서(180)는 또한 CMOS 기술을 이용하여 구현될 수 있다. 더욱이, 멀티플렉서(172), 멀티플렉서(176), 및 멀티플렉서(180) 각각은 동일 회로를 포함하고 있기 때문에, 각각의 멀티플렉서는 동일 전파 딜레이를 가진다고 가정된다. 하나의 고정된 딜레이, "df" 로서 각각의 멀티플렉서를 통해 전파 딜레이를 지정할 수 있다. 최종적으로, 멀티플렉서(172,176, 180)는 선택 입력(S2,S1,S0)를 각각 가지고 있다. 선택 입력의 논리값이 노우이면, 대응하는 멀티플렉서는 그 "0" 입력에 인가된 신호를 선택할 수 있다. 유사하게, 선택 입력의 논리값이 하이이면, 대응하는 멀티플렉서는 그 "1" 입력부에 인가된 신호를 선택할 수 있다.
도 1c에 도시된 디스큐 회로는 8개의 상이한 전파 딜레이 값을 제공하도록 프로그램될 수 있다. 예를 들어, 선택 입력(S0,S1,S2)이 모두 0일 때, 멀티플렉서(172), 멀피플렉서(176), 및 멀티플렉서(180)는 그 "0" 입력에 인가된 신호를 선택한다. 그 회로의 최종 전파 딜레이가 멀티플렉서(172,176,180)의 전파 딜레이의 총합과 같다. 유사하게, 선택 입력(S0,S1,S2)이 모두 1일 때, 최종 전파 딜레이는 딜레이 셀-4, 멀티플렉서(172), 딜레이 셀-2, 멀티플렉서(176), 딜레이 셀-1, 및 멀티플렉서(180)의 전파 딜레이의 총합(7du+3df)과 같다. 표 I은 어느 논리값이 8개의 전파 딜레이 값을 얻기 위해 S0, S1, 및 S2에 인가되어야 하는지를 나타내고 있다.
S2 S1 S0 딜레이값
0 0 0 3df
0 0 1 du + 3df
0 1 0 2du + 3df
0 1 1 3du + 3df
1 0 0 4du + 3df
1 0 1 5du + 3df
1 1 0 6du + 3df
1 1 1 7du + 3df
디스큐 회로는 대신호 트레이스 부하를 구동하는데 필요한 디바이스가 없도록 배치될 수 있다. 더욱이, 딜레이 셀-1, 딜레이 셀-2, 및 딜레이 셀-4의 딜레이는 더 많은 인버터 쌍을 각 셀내의 일련의 인버터 쌍에 부가하거나, 그 인버터의 출력부에 금속을 부가함으로써 증가될 수 있고, 그것에 의해 신호 경로의 용량을 증가시킨다.
그러나, 도 1c에 설명된 디스큐 회로는 단점을 가지고 있다. 즉 3df와 같은 실제 고정 전파 딜레이 값은 8개의 상이한 딜레이 구조의 각각에 포함되어 있다. 이러한 고정 딜레이는 테스터가 BUT에 의해 생성된 신호에 응답하는데 필요한 시간을 증가시키고, 그것에 의해 BUT의 버스 명세를 만족하는 것을 어렵게 한다.
도 1d는 디스큐 회로(166)를 구현하는 다른 접근법을 도시하고 있다. 도 1d의 디스큐 회로는 7개의 버퍼 회로와 8개의 입력 멀티플렉서를 한조로 구성한 선형 딜레이 라인이다.
버퍼 회로는 직렬로 서로 연결된 하나이상의 CMOS 인버터 쌍을 이용하여 실행될 수 있다. 버퍼 회로(182,184,186,188,190,192,194) 각각은 동일 양의 전파 딜레이를 제공하도록 설계되어 있다. 하나의 단위 딜레이, "du" 로서 각각의 버퍼 회로에 의해 제공된 전파 딜레이를 지정할 수 있다. 또한, 멀티플렉서(196)는 S2,S1,S0에 인가된 논리값의 각 조합이 멀티플렉서(196)의 단일 입력을 선택할 수 있도록 선택 입력(S2,S1,S0)을 디코드하는 회로를 포함하고 있다.
도 1d에 도시된 디스큐 회로는 8개의 상이한 전파 딜레이값을 제공하도록 프로그래밍될 수 있다. 그 회로의 최종적인 전파 딜레이는 멀티플렉서(196)의 전파 딜레이, df와 같다. 유사하게, 선택 입력(S0,S1,S2)이 모두 1일 때, 멀티플렉서(196)는 그 "7" 입력에 인가된 신호를 선택한다. 최종 전파 딜레이는 버퍼(182), 버퍼(184), 버퍼(186), 버퍼(188), 버퍼(190), 버퍼(192), 버퍼(194), 및 멀티플렉서(196)의 총합(7du+df)과 같다. 표 II는 어느 논리값이 8개의 전파 딜레이값을 얻기 위해 S0,S1,S2에 인가되는지를 나타낸다.
S2 S1 S0 딜레이값
0 0 0 df
0 0 1 du + df
0 1 0 2du + df
0 1 1 3du + df
1 0 0 4du + df
1 0 1 5du + df
1 1 0 6du + df
1 1 1 7du + df
도 1d에 도시된 디스큐 회로와 관련된 고정 전파 딜레이 값은 도 1c에 도시된 디스큐 회로와 관련된 고정 딜레이 값의 1/3 이지만, 도 1d의 디스큐 회로는 단점을 가지고 있다. 예를 들어, 버퍼 회로가 상기 디스큐 회로에 부가될 때, 부가된 버퍼 회로를 멀티플렉서(196)에 연결하는 신호 트레이스는 더 길게 만들어져야 한다. 결과적으로, 부가 버퍼 회로는 더 큰 신호 트레이스 부하를 구동하는데 필요하다. 이러한 실제 트레이스 부하는 신호 경로의 용량을 증가시키고, 개별 버퍼 회로의 전파 딜레이를 정확하게 조정하는 것을 어렵게 한다.
상기 기술이 테스터의 디스큐 회로에서 드라이버 및 수신기 채널의 전체 전파 딜레이를 조정하는데 성공적으로 사용되었지만, 각 채널의 상이한 전파 길이를 보상하고, 그리고 시험중인 인쇄 회로 기판의 버스 명세를 만족하는 테스터를 구비하고자 한다. 프로그램가능하고, 고정된 로우 딜레이를 가지고, 광범위한 딜레이값을 제공할 수 있는 디스큐 회로를 가진 테스터를 구비하고자 한다.
발명의 개요
상기 설명으로, 본 발명의 목적은 각 채널의 상이한 전파 딜레이 길이를 보상하지만, 시험중인 인쇄 회로 기판에 의해 생성된 신호에 급반응할 수 있는 디스큐 회로를 가진 테스터를 제공하는 것이다.
본 발명의 다른 목적은 프로그램가능하고, 광범위한 딜레이 값을 제공할 수 있고, 고정된 로우 전파 딜레이 값을 가진 디스큐 회로를 포함한 테스터를 제공하는 것이다.
상기 목적 및 기타 목적은 각 채널내에 프로그램가능 디스큐 회로를 가진 인쇄 회로 기판으로 달성된다. 그 프로그램가능 디스큐 회로는 체인으로 서로 연결된 복수의 딜레이 셀과 멀티플렉서를 포함하고 있다. 복수의 딜레이 셀은 상기 체인에서 제 1 딜레이 셀인 단일 입력 딜레이 셀과 그 입력중 하나를 선택하는 수단을 구비한 적어도 하나의 다중 입력 딜레이 셀을 포함하고 있다.
바람직한 실시예에서, 타이밍 신호는 각각의 딜레이 셀과 멀티플렉서에 인가된다. 다중 입력 딜레이 셀의 입력부는 단일 입력 딜레이 셀의 출력부에, 그리고 있다면, 체인내의 상기 다중 입력 딜레이 셀의 출력부에 연결된다. 단일 입력 딜레이 셀은 그 딜레이 값에 따라 타이밍 신호를 딜레이한다. 각각의 다중 입력 딜레이 셀은 하나의 입력을 선택하고, 그 선택된 입력을 그 딜레이 값에 따라 딜레이할 수 있도록 프로그램되어 있다. 결과적으로, 멀티플렉서는 타이밍 신호 또는 딜레이 셀의 하나의 출력중 하나를 선택하도록 프로그램되어 있다. 상기 멀티플렉서에 의해 선택된 신호는 상기 채널의 전파 길이를 보상하는데 필요한 양만큼 딜레이된 타이밍 신호이다.
본 발명의 다른 특징에 따라서, 선형 딜레이 라인은 상기 디스큐 회로의 출력부에 연결되어 있다.
또한 부가 목적 및 잇점이 다음의 명세서와 도면으로 분명해 질 것이다.
본 발명은 일반적으로 자동 시험 장비에 관한 것이고, 더 상세하게는 자동 시험 장비에 사용되는 디스큐 회로에 관한 것이다.
본 발명은 다음의 상세한 명세서와 첨부한 도면을 참조하여 보다 이해될 것이다.
도 1a는 전형적인 시험 구조인 테스터의 블록도,
도 1b는 도 1a에 사용된 드라이버 채널의 블록도,
도 1c는 도 1b에 사용된 종래의 디스큐 회로의 블록도,
도 1d는 도 1b에 사용된 다른 종래의 디스큐 회로의 블록도,
도 2a는 본 발명에 따른 디스큐 회로의 블록도,
도 2b는 도 2a에 도시된 디스큐 회로의 상세한 블록도, 및
도 2c는 선형 딜레이 라인을 포함한 본 발명의 대체 실시예를 도시한다.
도 2a는 본 발명의 디스큐 회로의 바람직한 실시예를 도시하고 있다. 그 디스큐 회로는 딜레이 셀-4, 딜레이 셀-2, 및 딜레이 셀-1과 같은 다중 딜레이 셀을 포함하고 있다. 도 2a의 디스큐 회로에 사용된 딜레이 셀의 총 수는 3으로 제한되지 않는다. 추가 딜레이 셀은 더 광범위한 전파 딜레이 값을 얻는데 추가될 수 있다. 도 2a에 도시된 디스큐 회로는 전형적인 구조이다.
딜레이 셀-4, 딜레이 셀-2, 딜레이 셀-1은 바람직하게 딜레이 셀-2에 의해 제공된 총 딜레이가 딜레이 셀-1의 딜레이의 2배이고, 딜레이 셀-4에 의해 제공된 총 딜레이가 딜레이 셀-1의 딜레이의 4배이도록 2진 가중된다. 하나의 단일 딜레이, "du" 로서 딜레이 셀-1에 대응하는 전파 딜레이 값을 지정하면, 딜레이 셀-2 및 딜레이 셀-4에 대응하는 딜레이 값은 각각 2du 및 4du 이다.
도 2b를 참조하면, 딜레이 셀-2 및 딜레이 셀-1이 더 상세히 도시되어 있다. 딜레이 셀-2는 멀티플렉서(214)와 딜레이 셀-2A로 구성되어 있다. 유사하게, 딜레이 셀-1은 멀티플렉서(220)와 딜레이 셀-1A로 구성되어 있다.
딜레이 셀-1A, 딜레이 셀-2A, 및 딜레이 셀-4는 CMOS 기술을 사용하여 구현될 수 있다. 따라서, 딜레이 셀-1A, 딜레이 셀-2A, 및 딜레이 셀-4는 일반적으로 직렬로 서로 연결된 다중 CMOS 인버터 쌍(도시 생략)으로 구성되어 있다.
딜레이 셀-1A, 딜레이 셀-2A, 및 딜레이 셀-4의 딜레이는 거친 조정을 얻기 위해 CMOS 인버터를 부가하거나 제거함으로써, 그 다음 그 인버터의 출력부에 금속을 부가함으로써 조정될 수 있고, 그것에 의해 신호 경로의 용량을 증가시킨다. 딜레이를 조정하는 여러 다른 설계 기술이 공지되어 있다. 본 발명의 디스큐 회로는 이중 금속막 CMOS 공정을 이용하여 전형적으로 구현된다.
멀티플렉서(214), 멀티플렉서(220), 및 멀티플렉서(206)는 또한 CMOS 기술을 이용하여 구현될 수 있다. 각각의 멀티플렉서는 적어도 두 개의 입력, 출력, 및 적어도 하나의 선택 입력으로 구성되어 있다. 예를 들어, 멀티플렉서(214)는 입력으로서의 라인(208)과 신호(DIN), 출력으로서의 라인(218), 및 선택 입력으로서의 신호(S4)를 가지고 있다.
각 멀티플렉서 회로의 입력부는 다중 n-채널 트랜지스터(도시 생략)로 전형적으로 구성되어 있다. 예를 들어, n-채널 트랜지스터의 소스는 서로 연결되어 있고, n-채널 트랜지스터의 드레인은 그 멀티플렉서의 입력부로서 작용한다. 따라서, 멀티플렉서의 입력부에서 n-채널 트랜지스터의 수는 그 멀티플렉서의 입력부의 수와 동일하다.
각 멀티플렉서의 출력부는 CMOS 인버터 쌍(도시 생략)으로 구성되어 있다. CMOS 인버터 쌍의 입력부는 상기 입력부의 다중 n-채널 트랜지스터의 접점에 연결되어 있고, CMOS 인버터 쌍의 출력부는 그 멀티플렉서의 출력부로서 작용한다. CMOS로 멀티플렉서를 구현하는 잇점은 입력부에서 출력부까지의 전파 딜레이가 동일하고, 더 많은 입력부를 그 멀티플렉서에 부가하는 것이 용이하다는 것이다. 각 멀티플렉서를 관통한 전파 딜레이를 "df"로 지정할 수 있다.
각 멀티플렉서의 입력부는 대응하는 n-채널 트랜지스터의 게이트에 논리적인 하이 전압을 인가함으로써 선택된다. 멀티플렉서(214), 멀티플렉서(220), 및 멀티플렉서(206) 각각은 선택 입력을 디코드하는 회로(도시 생략)를 가지며, 그 결과 선택 입력의 각각의 논리 조합은 논리적인 하이 전압이 하나의 n-채널 트랜지스터의 게이트에 인가될 수 있게 한다. 그 선택된 입력은 멀티플렉서 출력부를 통과하게 된다.
멀티플렉서(214), 멀티플렉서(220), 및 멀티플렉서(206)의 선택 입력은 다음과 같이 디코드된다. 선택 입력(S4)의 논리값이 노우이면, 멀티플렉서(214)는 "0" 입력에 인가된 신호를 선택할 것이다. 더욱이, 선택 입력(S4)의 논리값이 하이이면, 멀티플렉서(214)는 "1" 입력에 인가된 신호를 선택할 것이다. 유사하게, 선택 입력(S3,S2)이 (0,0), (0,1), 및 (1,0)과 같다면, 멀티플렉서(220)는 "0" 입력, "1" 입력, 및 "2" 입력에 인가된 신호를 각각 선택할 것이다. 최종적으로, 선택 입력(S1,S0)이 (0,0), (0,1), (1,0) 및 (1,1)과 같다면, 멀티플렉서(206)는 "0" 입력, "1" 입력, "2" 입력, 및 "3" 입력에 인가된 신호를 선택할 것이다.
각 멀티플렉서내의 디코드 회로의 속도는 상대적으로 느리지만, 본 발명의 성능은 역으로 영향을 받지 않는다. 이것은 시험 공학자가 각 디스큐 회로에 대해 원하는 딜레이 값을 결정하고, 그것에 따라 그 시험 공학자는 각 멀티플렉서를 일반적으로 프로그램할 것이고, 시간의 확대된 주기동안 그 프로그램된 상태로 그 멀티플렉서를 유지하기 때문이다.
도 2b에 도시된 바와 같이, 입력 신호(DIN)는 딜레이 셀-4의 입력부에, 멀티플렉서(214), 멀티플렉서(220), 및 멀티플렉서(206)의 입력부에 인가된다. 딜레이 셀-4의 출력은 멀티플렉서(214)의 "1" 입력부, 멀티플렉서(220)의 "2" 입력부, 및 멀티플렉서(206)의 "3" 입력부에 인가된다. 더욱이, 딜레이 셀-2A의 출력은 멀티플렉서(220)의 "1" 입력부와 멀티플렉서(206)의 "2" 입력부에 인가된다. 추가로, 딜레이 셀-1A의 출력은 멀티플렉서(206)의 "1" 입력부에 인가된다. 본 발명의 디스큐 회로는 멀티플렉서(214)의 출력부를 딜레이 셀-2A의 입력부에 연결함으로써, 그리고 멀티플렉서(220)의 출력부를 딜레이 셀-1A의 입력부에 연결함으로써 완성된다.
상기된 바와 같이, 딜레이 셀-4, 딜레이 셀-2, 및 딜레이 셀-1은 2진 가중된다. 결과적으로, 딜레이 셀-2에 의해 제공되는 딜레이는 바람직하게 딜레이 셀-1의 딜레이의 2배(2du)이고, 딜레이 셀-4에 의해 제공되는 딜레이는 바람직하게 딜레이 셀-1의 딜레이의 4배(4du)이다. 딜레이 셀-2A와 딜레이 셀-4의 전파 딜레이는 다음과 같이 결정될 수 있다. 딜레이 셀-2의 전파 딜레이는 바람직하게 딜레이 셀-1의 전파 딜레이의 2배이다. 이것은 딜레이 셀-2A의 전파 딜레이는 바람직하게 멀티플렉서(220)와 딜레이 셀-1A의 조합 딜레이의 2배에서 멀티플렉서(214)의 딜레이를 감산한 것(2du-df)임을 의미한다. 더욱이, 딜레이 셀-4의 전파 딜레이는 딜레이 셀-1의 딜레이의 4배이다. 이것은 딜레이 셀-4의 전파 딜레이가 멀티플렉서(220)와 딜레이 셀-1A의 조합 딜레이의 4배(4du)이다.
도 2b에 도시된 디스큐 회로는 선택 입력부(S0,S1,S2,S3,S4)의 논리값에 따라, 8개의 상이한 전파 딜레이 값을 제공하도록 프로그램될 수 있다. 예를 들어, 선택 입력부(S0,S1)가 모두 0일 때, 멀티플렉서(206)는 "0" 입력부에 인가된 신호를 선택한다. 최종 전파 딜레이는 멀티플렉서(206)의 전파 딜레이(df)와 동일하다. 유사하게, 선택 입력부(SO,S1,S2,S3,S4)가 각각 1, 0, 1, 0, 1일 때, 멀티플렉서(214,220,206) 각각은 "1" 입력부에 인가된 신호를 선택한다. 최종 전파 딜레이는 딜레이 셀-4, 딜레이 셀-2, 딜레이 셀-1, 및 멀티플렉서(206)의 전파 딜레이의 총합(7du+df)과 같다. 표III는 어느 논리값이 8개의 가능한 딜레이 값을 얻기 위해 S0, S1, S2, S3에 인가되어야 하는지를 지시한다.
S4 S3 S2 S1 S0 딜레이값
X X X 0 0 df
X 0 0 0 1 du + df
0 X X 1 0 2du + df
0 0 1 0 1 3du + df
X X X 1 1 4du + df
X 1 0 0 1 5du + df
1 X X 1 0 6du + df
1 0 1 0 1 7du + df
표 III에서, "0" 과 "1"은 논리 노우 전압과 논리 하이 전압에 각각 대응한다. 더욱이, "X"는 "don't care"값에 대응한다; 즉, 관련된 신호는 논리 노우 또는 논리 하이중 하나일 수 있다.
딜레이 셀-1A, 딜레이 셀-2A, 딜레이 셀-4의 전파 딜레이는 더 많은 인버터 쌍을 각 셀내의 인버터 쌍의 조에 부가함으로써, 또는 그 인버터의 출력에 금속막을 부가함으로써 증가될 수 있다. 이것은 딜레이 셀-4, 딜레이 셀-2, 딜레이 셀-1, 및 멀티플렉서(206)를 연결하는 신호 트레이스는 상대적으로 짧게 만들어지고, 최종 신호 트레이스 부하는 타이밍 조정의 정확도가 역으로 영향을 받는 점에서 신호 경로의 용량을 증가시키지 않기 때문이다.
도 1c에 도시된 종래의 디스큐 회로에서, 개별 딜레이 셀의 타이밍을 조정하는 것이 용이하다. 그러나, 그 디스큐 회로는 실제 고정 전파 딜레이 값(3df)을 가진다. 그 반대로, 도 1d에 도시된 종래의 디스큐 회로는 작은 고정 전파 딜레이 값(df)을 가진다. 그러나, 그 디스큐 회로가 더 크게 만들어질 때, 버퍼 회로는 더 큰 신호 트레이스 부하를 구동하는 것을 요구하기 때문에, 디스큐 회로내의 개별 버퍼 회로의 타이밍을 조정하는 것은 쉽지 않다. 본 발명의 중요한 잇점은 작은 고정 전파 딜레이 값(df)을 유지하는 동안에 그 개별 딜레이 셀의 타이밍을 정확하게 조정할 수 있다는 것이다. 이것은 멀티플렉서(214)와 멀티플렉서(220)의 전파 딜레이가 각각 딜레이 셀-2와 딜레이 셀-1의 전체 딜레이에 통합되기 때문이다. 결과적으로, 멀티플렉서(214)와 멀티플렉서(220)의 딜레이는 디스큐 회로의 고정 전파 딜레이에 포함되지 않는다.
일부 시험부에서, 도 2b의 딜레이 셀-1는 충분히 작은 단위 딜레이 값(du)을 생성하지 못할 수 있다. 이 경우에, 선형 딜레이 라인은 더 작은 단위 딜레이 값을 얻기 위해 본 발명의 디스큐 회로와 결합하여 사용될 수 있다.
도 2c를 참조하면, 선형 딜레이 라인(234)은 멀티플렉서(232)에 연결되어 있다. 선형 딜레이 라인(234)은 도 1d에 도시된 종래의 디스큐 회로와 일치한다. 도 2c에 도시된 디스큐 회로는 딜레이 셀-32, 딜레이 셀-16, 및 딜레이 셀-8과 같은 쉽게 조정가능한 상위 딜레이 셀을 가지고 있지만, 작은 단위 딜레이 값을 가지는 잇점을 가지고 있다. 단위 딜레이 값이 도 1d의 버퍼 회로(182)와 같은 하나의 버퍼 회로의 전파 딜레이와 같다.
그러나, 도 2b에 도시된 디스큐 회로의 고정 전파 딜레이 값은 하나의 멀티플렉서의 딜레이(df)와 동일함에 따라, 도 2c에 도시된 디스큐 회로의 고정 전파 딜레이 값은 두 개의 멀티플렉서의 딜레이(2df)와 동일하다. 고정 딜레이 값은 멀티플렉서(232)의 전파 딜레이에 선형 딜레이 라인(234)의 8개의 입력 멀티플렉서(도시 생략)의 전파 딜레이를 가산한 것으로 구성되어 있다. 이 8개의 입력 멀티플렉서는 도 1d의 멀티플렉서(196)와 유사하다. 도 2c에 도시된 회로가 작은 단위 딜레이 값을 가지지만, 그 회로가 약간 더 큰 고정 전파 딜레이 값을 가진다는 점에서 트레이드 오프가 있다.
일실시예를 설명하면서, 다수의 대체 실시예 또는 변경이 가능하다. 예를 들어, 디스큐 회로를 구현하는데 CMOS 기술을 사용하여야 할 필요는 없다. 바이폴라 기술중 하나와 같이, 다른 적합한 기술을 사용할 수 있다.
또한, 추가 딜레이 셀이 보다 광범위한 프로그램가능한 딜레이 값을 얻기 위해 디스큐 회로에 통합될 수 있다.
또한, 선택 및 제어 신호의 비트수는 예시적이다. 다수의 비트가 사용될 수 있다. 비트수가 변경될 때, 멀티플렉서(214,220,206)용 입력의 수는 따라서 변경될 수 있다. 더욱이, 딜레이 라인(234)의 길이는 따라서 변경될 수 있다.
또한, 각 딜레이 셀은 직렬로 서로 연결된 다중 CMOS 인버터 쌍으로 구성되어 있음을 설명하였다. 그러나, 이러한 구현은 거의 예시적이다. 딜레이 셀과 딜레이 라인을 위한 다른 설계 기술이 공지되어 있다. 유사하게, 각 멀티플렉서의 입력부 및 출력부의 구현은 예시적이다. 멀티플렉서를 위한 다른 설계 기술이 공지되어 있다.
또한, 딜레이 셀 체인내의 각각의 연속 딜레이 셀에 의해 제공된 딜레이는 이전 딜레이의 두배이다. 그러나, 테스터가 소프트웨어를 사용하여 실제 딜레이 값과 프로그램 딜레이 값의 차를 보상할 수 있다면, 딜레이 셀을 위한 정확한 가중은 필요하지 않다.
또한, 각 멀티플렉서내의 디코드 회로의 속도는 상대적으로 느린 것으로 설명되었다. 그러나, 그 멀티플렉서에서의 선택 입력이 소프트웨어를 이용하여 디코드된다면, 그 디코드 회로는 필요하지 않다. 이 경우에, 선택 입력을 디코드하는데 필요한 시간은 매우 작을 수 있고, 테스터가 접촉식 디스큐 회로의 타이밍을 변경할 있다.
또한, 도 1a에 도시된 종래의 테스터 아키텍처는 거의 예시적이다는 것을 알 수 있다. 본 발명은 하나의 아키텍처 테스터에서 낮은 고정 딜레이를 가진 프로그램가능한 딜레이를 제공하는데 사용될 수 있다. 동일 회로가 또한 낮은 고정 딜레이를 가진 프로그램가능한 딜레이가 필요한 다른 응용예에 사용될 수 있다.
따라서, 본 발명은 첨부한 청구범위와 사상에 의해서만 제한될 수 있다.

Claims (12)

  1. 프로그램가능한 딜레이를 제공하며, 테스터의 각 채널에 통합되며, 각 채널의 전파 딜레이를 조정하는데 사용되는 디스큐 회로에 있어서,
    (a) 입력부;
    (b) 출력부;
    (c) 하나의 체인으로 서로 연결되어 있으며, 상기 체인에서 첫 번째 딜레이 셀인 제 1 딜레이 셀과 최소한 하나의 다음 딜레이 셀을 포함하는 복수의 딜레이 셀; 및
    (d) 타이밍 제어 비트의 제 2 세트에 대하여 디스큐 회로의 입력과 딜레이 셀의 출력사이에서 선택하며, 디스큐 회로의 출력부에 연결되어 있는 수단을 포함하며,
    여기서, 각각의 딜레이 셀은 출력부, 디스큐 회로의 입력부에 연결된 제 1 입력부, 및 입력을 딜레이하는 수단을 구비하며,
    각각의 적어도 하나의 다음 딜레이 셀은, 체인으로 이전 딜레이 셀의 출력부에 연결된 적어도 하나의 추가 입력부와, 타이밍 제어 비트의 제 1 세트에 대하여 상기 제 1 입력부와 상기 적어도 하나의 추가 입력부사이에서 선택하는 수단을 구비하는 것을 특징으로 하는 디스큐 회로.
  2. 제 1 항에 있어서, 상기 딜레이 수단은 제 1 딜레이 라인을 포함하는 것을 특징으로 하는 디스큐 회로.
  3. 제 2 항에 있어서, 선택하는 각각의 수단은 복수의 입력부와 출력부를 가진 멀티플렉서를 포함하는 것을 특징으로 하는 디스큐 회로.
  4. 제 3 항에 있어서, 디스큐 회로의 출력부에 연결된 입력부와 출력부를 가진 제 2 딜레이 라인을 더 포함하는 것을 특징으로 하는 디스큐 회로.
  5. 제 4 항에 있어서, 상기 제 2 딜레이 라인은 복수의 탭을 구비한 딜레이 라인, 및 타이밍 제어 비트의 제 3 세트에 대하여 상기 탭중 하나의 출력을 선택하는 수단을 포함하는 것을 특징으로 하는 디스큐 회로.
  6. 복수의 채널을 구비하며, 각 채널의 상이한 전파 딜레이를 보상하는데 적합한 테스터에 있어서,
    (a) 상기 채널에 연결된 복수의 테스트 핀; 및
    (b) 상기 채널에 연결되어, 그 채널이 선택된 테스트 핀을 구동하게 하고 그리고, 그 선택된 테스트 핀상에 나타난 전자 신호를 수신하게 하는 시퀀서 수단을 포함하며, 여기서, 각각은 채널은,
    (i) 입력부,
    (ii) 각각이 출력부를 구비하고, 하나의 체인으로 서로 연결되어 있으며, 단일 입력 딜레이 셀과 적어도 하나의 다중 입력 딜레이 셀을 포함한 복수의 딜레이 셀; 및
    (iii) 디스큐 회로의 입력부와 복수의 딜레이 셀의 출력부에 연결된 복수의 입력부, 디스큐 회로의 출력부인 출력부, 및 타이밍 제어 비트의 제 2 세트에 대하여 입력중 하나를 선택하는 수단을 구비한 제 1 멀티플렉서로 구성된 프로그램가능 디스큐 회로를 포함하며,
    여기서, 상기 각각의 딜레이 셀은 하나의 출력부를 구비하고, 상기 단일 입력 딜레이 셀은 디스큐 회로의 입력부에 연결되어 있고 체인내의 제 1 딜레이 셀이며, 상기 각각의 다중 입력 딜레이 셀은 타이밍 제어 비트의 제 1 세트에 대하여 입력중 하나를 선택하는 수단과 복수의 입력부를 구비하며, 상기 복수의 입력부는 디스큐 회로의 입력부, 단일 입력 딜레이 셀, 및 있다면, 체인내의 이전 다중 입력 딜레이 셀의 출력부에 연결되어 있는 것을 특징으로 하는 테스터.
  7. 제 6 항에 있어서, 상기 단일 입력 딜레이 셀은 상기 단일 입력 딜레이 셀의 입력부와 출력부사이에 연결된 제 1 딜레이 라인을 포함하는 것을 특징으로 하는 테스터.
  8. 제 7 항에 있어서, 각각의 다중 입력 딜레이 셀은, 다중 입력 딜레이 셀인 복수의 입력부와 출력부를 구비한 제 2 멀티플렉서와, 제 2 멀티플렉서의 출력부와 다중 입력 딜레이 셀의 출력부사이에 연결된 제 2 딜레이 라인을 포함하는 것을 특징으로 하는 테스터.
  9. 제 8 항에 있어서, 상기 제 1 멀티플렉서의 출력부에 연결된 입력부와 상기 디스큐 회로의 출력부인 출력부를 구비한 제 3 딜레이 라인을 더 포함하는 것을 특징으로 하는 테스터.
  10. 제 9 항에 있어서, 상기 제 3 딜레이 라인은 복수의 탭을 구비한 딜레이 라인과, 타이밍 제어 비트의 제 3 세트에 대하여 상기 탭중 하나의 출력을 선택하는 수단을 포함하는 것을 특징으로 하는 테스터.
  11. 제 6 항에 있어서, 인쇄 회로 기판을 제조하는 방법에 사용되며,
    (a) 복수의 전자 부품을 상기 인쇄 회로 기판에 부착하는 단계;
    (b) 적어도 하나의 전자 커넥터를 상기 인쇄 회로 기판에 장착하는 단계;
    (c) 상기 인쇄 회로 기판을 시험 설비에 배치하는 단계;
    (d) 전원과 시험 신호를 상기 인쇄 회로 기판에 인가하는 단계; 및
    (e) 상기 인쇄 회로 기판의 동작을 확인하기 위해 상기 인쇄 회로 기판에 의해 발생된 응답 신호와 기대 응답 신호를 비교하여, 상기 인쇄 회로 기판이 제조상 결함을 포함하고 있는지를 결정하는 단계를 포함하는 것을 특징으로 하는 테스터.
  12. 각 채널의 상이한 전파 딜레이를 보상하는 복수의 채널을 구비하며, 여기서 각 채널은 디스큐 회로를 구비하며, 상기 디스큐 회로는 복수의 딜레이 셀과 하나의 멀티플렉서를 포함하며, 상기 복수의 딜레이 셀은 하나의 체인으로 서로 연결되어 있고, 하나의 출력부를 가진 단일 입력 딜레이 셀과 적어도 하나의 다중 입력 딜레이 셀을 포함하는 상기 복수의 채널을 구비한 테스터를 동작시키는 방법에 있어서,
    (a) 타이밍 신호를 딜레이하기 위해 상기 단일 입력 딜레이 셀을 동작시켜, 제 1 딜레이 신호를 생성하는 단계;
    (b) 있다면, 타이밍 신호, 제 1 딜레이 신호, 또는 체인내의 이전 다중 입력 딜레이 셀의 출력중 하나를 선택하기 위해 각각의 다중 입력 딜레이 셀을 동작시키는 단계;
    (c) 단계(b)에서 선택딘 신호를 딜레이하기 위해 각각의 다중 입력 딜레이 셀을 동작시켜, 적어도 하나의 제 2 딜레이 신호를 생성하는 단계; 및
    (d) 타이밍 신호, 제 1 딜레이 신호, 또는 적어도 하나의 딜레이 신호중 하나를 선택하는 단계를 포함하며, 단계(d)에서 선택된 신호는 채널의 전파 길이를 보상하는데 필요한 양만큼 딜레이되는 것을 특징으로 하는 방법.
KR1019980707941A 1996-04-03 1997-03-28 프로그램가능한딜레이를제공하는장치및방법 KR100319194B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/627,858 1996-04-03
US08/627,858 US5727021A (en) 1996-04-03 1996-04-03 Apparatus and method for providing a programmable delay with low fixed delay
PCT/US1997/005202 WO1997037235A1 (en) 1996-04-03 1997-03-28 Apparatus and method for providing a programmable delay

Publications (2)

Publication Number Publication Date
KR20000005251A true KR20000005251A (ko) 2000-01-25
KR100319194B1 KR100319194B1 (ko) 2002-02-19

Family

ID=24516444

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980707941A KR100319194B1 (ko) 1996-04-03 1997-03-28 프로그램가능한딜레이를제공하는장치및방법

Country Status (9)

Country Link
US (1) US5727021A (ko)
EP (1) EP0891559B1 (ko)
JP (1) JP3836884B2 (ko)
KR (1) KR100319194B1 (ko)
AT (1) ATE218712T1 (ko)
DE (1) DE69713084T2 (ko)
ES (1) ES2176728T3 (ko)
IL (1) IL126204A (ko)
WO (1) WO1997037235A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100889816B1 (ko) * 2007-03-27 2009-03-20 삼성전자주식회사 위상 정렬 장치 및 방법

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5744995A (en) * 1996-04-17 1998-04-28 Xilinx, Inc. Six-input multiplexer wtih two gate levels and three memory cells
US6122719A (en) * 1997-10-31 2000-09-19 Silicon Spice Method and apparatus for retiming in a network of multiple context processing elements
US6150863A (en) * 1998-04-01 2000-11-21 Xilinx, Inc. User-controlled delay circuit for a programmable logic device
JP3616247B2 (ja) * 1998-04-03 2005-02-02 株式会社アドバンテスト Ｉｃ試験装置におけるスキュー調整方法及びこれに用いる疑似デバイス
US6107818A (en) * 1998-04-15 2000-08-22 Teradyne, Inc. High speed, real-time, state interconnect for automatic test equipment
US6636993B1 (en) * 1999-02-12 2003-10-21 Fujitsu Limited System and method for automatic deskew across a high speed, parallel interconnection
US6466626B1 (en) 1999-02-23 2002-10-15 International Business Machines Corporation Driver with in-situ variable compensation for cable attenuation
KR100301060B1 (ko) * 1999-07-22 2001-11-01 윤종용 웨이퍼 프로빙 장비 및 이를 이용한 웨이퍼 검사용 니들 교정방법
US6795931B1 (en) * 1999-09-30 2004-09-21 Micron Technology, Inc. Method and apparatus for an adjustable delay circuit having arranged serially coarse stages received by a fine delay stage
JP3984412B2 (ja) * 2000-05-26 2007-10-03 富士通株式会社 可変遅延回路および可変遅延回路を有する半導体集積回路
US6518812B1 (en) * 2000-07-20 2003-02-11 Silicon Graphics, Inc. Discrete delay line system and method
US20030048122A1 (en) * 2001-09-10 2003-03-13 Tauseef Kazi Universal programmable delay cell
US7036037B1 (en) * 2002-08-13 2006-04-25 Cypress Semiconductor Corp. Multi-bit deskewing of bus signals using a training pattern
EP1492290A3 (en) * 2003-06-26 2005-02-09 International Business Machines Corporation Bit alignment in multichannel data transmission
US7606341B2 (en) * 2003-06-26 2009-10-20 International Business Machines Corporation Circuit for bit alignment in high speed multichannel data transmission
US20050046458A1 (en) * 2003-08-28 2005-03-03 Schroeder Charles G. Digital delay elements constructed in a programmable logic device
US7453302B2 (en) * 2003-12-23 2008-11-18 Infineon Technologies Ag Temperature compensated delay signals
DE102005020903B3 (de) * 2005-05-07 2006-11-09 Infineon Technologies Ag Steuerbare Verzögerungseinrichtung
US7457978B2 (en) * 2005-05-09 2008-11-25 Micron Technology, Inc. Adjustable byte lane offset for memory module to reduce skew
US20070096787A1 (en) * 2005-11-03 2007-05-03 United Memories, Inc. Method for improving the timing resolution of DLL controlled delay lines
US20080157385A1 (en) * 2006-12-29 2008-07-03 Heping Yue IC package with integral vertical passive delay cells
US7685486B1 (en) * 2007-07-19 2010-03-23 Xilinx, Inc. Testing of an embedded multiplexer having a plurality of inputs
ATE505734T1 (de) 2007-08-22 2011-04-15 Verigy Pte Ltd Singapore Chipprüfvorrichtung und verfahren zum bereitstellen von timinginformationen
US8201011B1 (en) * 2007-09-26 2012-06-12 Oracle America, Inc. Timing optimization for paths in a processor
JP5298527B2 (ja) * 2007-12-24 2013-09-25 富士通セミコンダクター株式会社 可変遅延回路及びその制御方法
US8745337B2 (en) * 2007-12-31 2014-06-03 Teradyne, Inc. Apparatus and method for controlling memory overrun
US8008961B2 (en) * 2009-12-14 2011-08-30 Qualcomm Incorporated Adaptive clock generators, systems, and methods
US9000807B2 (en) * 2012-07-02 2015-04-07 Microsemi SoC Corporation On-chip probe circuit for detecting faults in an FPGA
CN103777528B (zh) * 2012-10-22 2016-08-24 英业达科技有限公司 印刷电路板与其信号时序控制方法
CN103777677B (zh) * 2012-10-22 2017-02-08 英业达科技有限公司 印刷电路板与其信号时序控制方法
US11183995B1 (en) * 2017-06-16 2021-11-23 Rambus Inc. High-resolution digitally controlled delay line

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4231104A (en) * 1978-04-26 1980-10-28 Teradyne, Inc. Generating timing signals
US4637018A (en) * 1984-08-29 1987-01-13 Burroughs Corporation Automatic signal delay adjustment method
US4700347A (en) * 1985-02-13 1987-10-13 Bolt Beranek And Newman Inc. Digital phase adjustment
FR2589651A1 (fr) * 1985-11-05 1987-05-07 Inf Milit Spatiale Aeronaut Ligne a retard a semi-conducteur pour circuit logique
US5274796A (en) * 1987-02-09 1993-12-28 Teradyne, Inc. Timing generator with edge generators, utilizing programmable delays, providing synchronized timing signals at non-integer multiples of a clock signal
JP2731875B2 (ja) * 1991-07-31 1998-03-25 株式会社アドバンテスト 可変遅延回路
US5313501A (en) * 1992-06-15 1994-05-17 Digital Equipment Corporation Method and apparatus for deskewing digital data
JP3550404B2 (ja) * 1992-09-10 2004-08-04 株式会社日立製作所 可変遅延回路及び可変遅延回路を用いたクロック信号供給装置
SE9203882L (sv) * 1992-12-22 1994-06-23 Ellemtel Utvecklings Ab Sätt och anordning för minimering av scew

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100889816B1 (ko) * 2007-03-27 2009-03-20 삼성전자주식회사 위상 정렬 장치 및 방법

Also Published As

Publication number Publication date
JP2000507702A (ja) 2000-06-20
ES2176728T3 (es) 2002-12-01
IL126204A0 (en) 1999-05-09
KR100319194B1 (ko) 2002-02-19
ATE218712T1 (de) 2002-06-15
WO1997037235A1 (en) 1997-10-09
DE69713084D1 (de) 2002-07-11
JP3836884B2 (ja) 2006-10-25
US5727021A (en) 1998-03-10
IL126204A (en) 2001-08-08
EP0891559A1 (en) 1999-01-20
DE69713084T2 (de) 2003-03-13
EP0891559B1 (en) 2002-06-05

Similar Documents

Publication Publication Date Title
KR100319194B1 (ko) 프로그램가능한딜레이를제공하는장치및방법
US4913557A (en) Intergrated logic circuit having testing function circuit formed integrally therewith
US5894548A (en) Semiconductor device having test circuit
US4829237A (en) Circuit device having a self-testing function and a testing method thereof
US5132614A (en) Semiconductor device and method and apparatus for testing the same
US5410247A (en) Circuit device having a test function for checking circuit operation
US7373571B2 (en) Achieving desired synchronization at sequential elements while testing integrated circuits using sequential scan techniques
US6182255B1 (en) IC tester
KR100431524B1 (ko) 프로그래머블 지연 회로
JPH0192673A (ja) カウンタ・テスト装置
US7024606B2 (en) Method of generating test pattern for integrated circuit
US5363381A (en) Integrated circuit device having macro isolation test function
JP2633980B2 (ja) デジタル・アナログ混在のｌｓｉ
KR100396096B1 (ko) 반도체 집적 회로의 테스트 회로
KR100267782B1 (ko) 타이밍체크가 가능한 칩(chip)
JP2972515B2 (ja) 入出力バッファテスト回路
KR20010048756A (ko) 반도체 장치의 바운더리 스캔 테스트 회로
KR100496793B1 (ko) 직렬테스트패턴회로
JP3234258B2 (ja) 条件信号発生器
US6457151B1 (en) Waveform controller for an IC tester
JPH0572267A (ja) 半導体集積回路
JPH0550375U (ja) Ｉｃ試験装置
KR20040058529A (ko) 테스트 장치
KR20000059512A (ko) 집적회로의 테스트스캔 회로
JPH07117575B2 (ja) 半導体集積回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091207

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee