JP2003227864A - テスト回路 - Google Patents
テスト回路Info
- Publication number
- JP2003227864A JP2003227864A JP2002293656A JP2002293656A JP2003227864A JP 2003227864 A JP2003227864 A JP 2003227864A JP 2002293656 A JP2002293656 A JP 2002293656A JP 2002293656 A JP2002293656 A JP 2002293656A JP 2003227864 A JP2003227864 A JP 2003227864A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- timing
- output
- input
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 テスト対象の半導体装置とＬＳＩテスターと
を接続する配線の負荷に影響されることなく、半導体装
置の遅延特性を正しく測定することができるテスト回路
を提供すること。 【解決手段】 半導体装置ＤＵＴにタイミング比較器Ｔ
Ｍを内蔵し、このタイミング比較器ＴＭは、データラッ
チ回路ＤＬＡＴからなる。データラッチ回路ＤＬＡＴ
は、入力信号Ｓ０１に対してタイミングが設定されたパ
ルス信号Ｓ０３を外部から入力し、入力信号Ｓ０１に応
答して出力されるデータ信号Ｓ０２とパルス信号Ｓ０３
との間のタイミングを比較し、その比較の結果に応じた
２値信号Ｓ０４を出力する。この２値信号Ｓ０４はＬＳ
Ｉテスター側で期待値と比較され、パス／フェイルが判
定される。
を接続する配線の負荷に影響されることなく、半導体装
置の遅延特性を正しく測定することができるテスト回路
を提供すること。 【解決手段】 半導体装置ＤＵＴにタイミング比較器Ｔ
Ｍを内蔵し、このタイミング比較器ＴＭは、データラッ
チ回路ＤＬＡＴからなる。データラッチ回路ＤＬＡＴ
は、入力信号Ｓ０１に対してタイミングが設定されたパ
ルス信号Ｓ０３を外部から入力し、入力信号Ｓ０１に応
答して出力されるデータ信号Ｓ０２とパルス信号Ｓ０３
との間のタイミングを比較し、その比較の結果に応じた
２値信号Ｓ０４を出力する。この２値信号Ｓ０４はＬＳ
Ｉテスター側で期待値と比較され、パス／フェイルが判
定される。
Description
【０００１】
【発明の属する技術分野】本発明は、仕様上の出力負荷
が小さく規定された半導体装置の入出力遅延特性をテス
トするのに好適なテスト回路に関する。
が小さく規定された半導体装置の入出力遅延特性をテス
トするのに好適なテスト回路に関する。
【０００２】
【従来の技術】従来、図４（ａ）に示すように、半導体
装置ＩＣの出力信号の遅延特性をテストする場合、この
半導体装置ＩＣの出力端子とＬＳＩテスタ（図示省略）
とを同軸ケーブルＣＢＬなどの配線で接続し、ＬＳＩテ
スターが信号Ｓ１を半導体装置ＩＣの入力端子に与えて
から信号Ｓ２が出力されるまでの時間を計測している。
また、遅延時間そのものを計測するのではなく、予め設
定されたテスト規格を満足するか否かを判定する２値的
なテストでは、ＬＳＩテスターのコンパレータ機能を使
用することにより、テスト規格として設定されたタイミ
ングで出力信号が期待値と一致するか否かが判定され
る。この種の２値的なテストを行うための技術として、
テスト回路を半導体装置に内蔵する手法もある（特許文
献１参照）。
装置ＩＣの出力信号の遅延特性をテストする場合、この
半導体装置ＩＣの出力端子とＬＳＩテスタ（図示省略）
とを同軸ケーブルＣＢＬなどの配線で接続し、ＬＳＩテ
スターが信号Ｓ１を半導体装置ＩＣの入力端子に与えて
から信号Ｓ２が出力されるまでの時間を計測している。
また、遅延時間そのものを計測するのではなく、予め設
定されたテスト規格を満足するか否かを判定する２値的
なテストでは、ＬＳＩテスターのコンパレータ機能を使
用することにより、テスト規格として設定されたタイミ
ングで出力信号が期待値と一致するか否かが判定され
る。この種の２値的なテストを行うための技術として、
テスト回路を半導体装置に内蔵する手法もある（特許文
献１参照）。
【０００３】
【特許文献１】特許第２５９１８４９号明細書
【０００４】
【発明が解決しようとする課題】ところで、製品の仕様
上、出力負荷として１０ｐＦが接続された状態で出力信
号の遅延特性が規格値を満足する必要を生じる場合もあ
る。上述の従来のテスト手法によれば、同軸ケーブルＣ
ＢＬ自体がインダクタンスＬおよびキャパシタンスＣ
１，Ｃ２を有しており、概ね１００ｐＦもの負荷として
振舞う。このため、仕様上の出力負荷がこれよりも小さ
く規定されている場合、テスト対象の半導体装置ＩＣの
出力に過剰な負荷が接続された状態となり、ＬＳＩテス
ターにより信号の遅延特性を精度良く測定することがで
きないという問題がある。
上、出力負荷として１０ｐＦが接続された状態で出力信
号の遅延特性が規格値を満足する必要を生じる場合もあ
る。上述の従来のテスト手法によれば、同軸ケーブルＣ
ＢＬ自体がインダクタンスＬおよびキャパシタンスＣ
１，Ｃ２を有しており、概ね１００ｐＦもの負荷として
振舞う。このため、仕様上の出力負荷がこれよりも小さ
く規定されている場合、テスト対象の半導体装置ＩＣの
出力に過剰な負荷が接続された状態となり、ＬＳＩテス
ターにより信号の遅延特性を精度良く測定することがで
きないという問題がある。
【０００５】この問題について、図４（ｂ）に示す波形
図を参照して具体的に説明する。信号Ｓ１が半導体装置
ＩＣの入力端子に与えられると、この半導体装置内部の
入力バッファ回路ＶＩＮがこの信号Ｓ１を受けて内部回
路が動作し、出力バッファ回路ＤＯＵＴから信号Ｓ２が
出力される。このとき、信号Ｓ２の波形は、出力端子に
仕様上の負荷が接続されている場合の波形（図４（ｂ）
の中段に点線で示す波形）に比較して、同軸ケーブルＣ
ＢＬの負荷の影響を受けて遅延されたものとなる（図４
（ｂ）の中段に実線で示す波形）。また、同軸ケーブル
ＣＢＬを通過した信号Ｓ３は更に遅延されたものとなる
（同図（ｂ）の下段に実線で示す波形）。従って、同軸
ケーブルＣＢＬにより半導体装置ＩＣの出力信号が遅延
され、ＬＳＩテスターにより遅延特性を精度良く測定す
ることができないこととなる。
図を参照して具体的に説明する。信号Ｓ１が半導体装置
ＩＣの入力端子に与えられると、この半導体装置内部の
入力バッファ回路ＶＩＮがこの信号Ｓ１を受けて内部回
路が動作し、出力バッファ回路ＤＯＵＴから信号Ｓ２が
出力される。このとき、信号Ｓ２の波形は、出力端子に
仕様上の負荷が接続されている場合の波形（図４（ｂ）
の中段に点線で示す波形）に比較して、同軸ケーブルＣ
ＢＬの負荷の影響を受けて遅延されたものとなる（図４
（ｂ）の中段に実線で示す波形）。また、同軸ケーブル
ＣＢＬを通過した信号Ｓ３は更に遅延されたものとなる
（同図（ｂ）の下段に実線で示す波形）。従って、同軸
ケーブルＣＢＬにより半導体装置ＩＣの出力信号が遅延
され、ＬＳＩテスターにより遅延特性を精度良く測定す
ることができないこととなる。
【０００６】この発明は、上記事情に鑑みてなされたも
ので、テスト対象の半導体装置とＬＳＩテスターとを接
続する配線の負荷に影響されることなく、半導体装置の
遅延特性を精度良く測定することができるテスト回路を
提供することを目的とする。
ので、テスト対象の半導体装置とＬＳＩテスターとを接
続する配線の負荷に影響されることなく、半導体装置の
遅延特性を精度良く測定することができるテスト回路を
提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。すなわち、請求項
１に記載された本発明は、半導体装置の入力端子と出力
端子との間の信号遅延特性をテストするためのテスト回
路であって、前記入力端子を介して入力される第１の信
号（後述する信号Ｓ０１に相当する要素）に対してタイ
ミングが設定された第２の信号（後述するパルス信号Ｓ
０３に相当する要素）を外部から入力し、前記第１の信
号に応答して前記出力端子に出力される第３の信号（後
述するデータ信号Ｓ０２に相当する要素）と前記第２の
信号との間のタイミングを比較し、その比較の結果に応
じた２値信号を外部に出力するタイミング比較器（後述
するタイミング比較器ＴＭに相当する構成要素）を備え
たことを特徴とする。
め、この発明は以下の構成を有する。すなわち、請求項
１に記載された本発明は、半導体装置の入力端子と出力
端子との間の信号遅延特性をテストするためのテスト回
路であって、前記入力端子を介して入力される第１の信
号（後述する信号Ｓ０１に相当する要素）に対してタイ
ミングが設定された第２の信号（後述するパルス信号Ｓ
０３に相当する要素）を外部から入力し、前記第１の信
号に応答して前記出力端子に出力される第３の信号（後
述するデータ信号Ｓ０２に相当する要素）と前記第２の
信号との間のタイミングを比較し、その比較の結果に応
じた２値信号を外部に出力するタイミング比較器（後述
するタイミング比較器ＴＭに相当する構成要素）を備え
たことを特徴とする。
【０００８】この構成によれば、第２の信号と第３の信
号のタイミングが比較され、この比較の結果により、第
２の信号に対する第３の信号のタイミング関係が把握さ
れる。従って、第１の信号と第３の信号のタイミング関
係をあらかじめ把握しておきさえすれば、半導体装置の
出力端子を外部のＬＳＩテスターに接続することなく、
出力端子に現れる第３の信号のタイミングを把握するこ
とが可能になる。
号のタイミングが比較され、この比較の結果により、第
２の信号に対する第３の信号のタイミング関係が把握さ
れる。従って、第１の信号と第３の信号のタイミング関
係をあらかじめ把握しておきさえすれば、半導体装置の
出力端子を外部のＬＳＩテスターに接続することなく、
出力端子に現れる第３の信号のタイミングを把握するこ
とが可能になる。
【０００９】また、請求項２に記載された本発明は、前
記テスト回路において、例えば、前記タイミング比較器
は、前記第１の信号をデータ信号とし、前記第２の信号
をトリガー信号とするデータラッチ回路であることを特
徴とする。さらにまた、請求項３に記載された本発明
は、前記テスト回路において、前記タイミング比較器
は、前記第２の信号として、前記第１の信号に対してテ
スト規格値に応じた所定のタイミングに固定された信号
を入力することを特徴とする。さらにまた、請求項４に
記載された本発明は、前記テスト回路が、前記半導体装
置に内蔵されたことを特徴とする。
記テスト回路において、例えば、前記タイミング比較器
は、前記第１の信号をデータ信号とし、前記第２の信号
をトリガー信号とするデータラッチ回路であることを特
徴とする。さらにまた、請求項３に記載された本発明
は、前記テスト回路において、前記タイミング比較器
は、前記第２の信号として、前記第１の信号に対してテ
スト規格値に応じた所定のタイミングに固定された信号
を入力することを特徴とする。さらにまた、請求項４に
記載された本発明は、前記テスト回路が、前記半導体装
置に内蔵されたことを特徴とする。
【００１０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１に、本発明の実施の形態
に係るテスト回路が適用された半導体装置の構成および
ＬＳＩテスター（図示省略）との接続関係を示す。な
お、同図において、前述の図４に示す要素と共通する要
素には同一符号を付す。図１において、半導体装置ＤＵ
Ｔは、テスト対象とされるデバイスであって、パッケー
ジＰＫにシリコンチップＴＰを実装して構成されてい
る。パッケージＰＫは外部端子Ｔ１〜Ｔ４を有してお
り、シリコンチップＴＰ上には、パッド電極ＰＤ１〜Ｐ
Ｄ４と、入力バッファ回路ＤＩＮ〜出力バッファ回路を
含む内部回路と、テスト回路として機能するタイミング
比較器ＴＭとが形成されている。この実施の形態では、
タイミング比較器ＴＭはデータラッチ回路ＤＬＡＴから
構成され、テスト回路が半導体装置ＤＵＴに内蔵された
ものとなっている。
の実施の形態を説明する。図１に、本発明の実施の形態
に係るテスト回路が適用された半導体装置の構成および
ＬＳＩテスター（図示省略）との接続関係を示す。な
お、同図において、前述の図４に示す要素と共通する要
素には同一符号を付す。図１において、半導体装置ＤＵ
Ｔは、テスト対象とされるデバイスであって、パッケー
ジＰＫにシリコンチップＴＰを実装して構成されてい
る。パッケージＰＫは外部端子Ｔ１〜Ｔ４を有してお
り、シリコンチップＴＰ上には、パッド電極ＰＤ１〜Ｐ
Ｄ４と、入力バッファ回路ＤＩＮ〜出力バッファ回路を
含む内部回路と、テスト回路として機能するタイミング
比較器ＴＭとが形成されている。この実施の形態では、
タイミング比較器ＴＭはデータラッチ回路ＤＬＡＴから
構成され、テスト回路が半導体装置ＤＵＴに内蔵された
ものとなっている。
【００１１】ここで、外部端子Ｔ１は入力端子であっ
て、テスト時にはＬＳＩテスターから入力信号Ｓ０１が
印加される。外部端子Ｔ１には、金線などのワイヤを介
してシリコンチップ上に形成されたパッド電極ＰＤ１が
接続される。このパッド電極ＰＤ１には、内部回路の初
段をなす入力バッファ回路ＤＩＮの入力部が接続され、
この入力バッファ回路ＤＩＮの出力部にはバッファ回路
ＢＡＦの入力部が接続される。バッファ回路ＢＡＦの後
段には、この内部回路の機能を実現するための任意の回
路ブロック（図示省略）が接続され、その最終段をなす
出力バッファ回路ＤＯＵＴの出力部はパッド電極ＰＤ２
に接続される。パッド電極ＰＤ２は、ワイヤを介して出
力端子である外部端子Ｔ２に接続され、外部端子Ｔ２に
は仕様上で規定された負荷ＣＬ（例えば１０ｐＦ）が接
続される。出力バッファ回路ＤＯＵＴから出力された信
号Ｓ０２は外部端子Ｔ２を介して外部に出力される。
て、テスト時にはＬＳＩテスターから入力信号Ｓ０１が
印加される。外部端子Ｔ１には、金線などのワイヤを介
してシリコンチップ上に形成されたパッド電極ＰＤ１が
接続される。このパッド電極ＰＤ１には、内部回路の初
段をなす入力バッファ回路ＤＩＮの入力部が接続され、
この入力バッファ回路ＤＩＮの出力部にはバッファ回路
ＢＡＦの入力部が接続される。バッファ回路ＢＡＦの後
段には、この内部回路の機能を実現するための任意の回
路ブロック（図示省略）が接続され、その最終段をなす
出力バッファ回路ＤＯＵＴの出力部はパッド電極ＰＤ２
に接続される。パッド電極ＰＤ２は、ワイヤを介して出
力端子である外部端子Ｔ２に接続され、外部端子Ｔ２に
は仕様上で規定された負荷ＣＬ（例えば１０ｐＦ）が接
続される。出力バッファ回路ＤＯＵＴから出力された信
号Ｓ０２は外部端子Ｔ２を介して外部に出力される。
【００１２】外部端子Ｔ３は、ＬＳＩテスターからテス
ト専用のパルス信号Ｓ０３が印加される入力端子であ
る。このパルス信号Ｓ０３は、上述の入力信号Ｓ０１に
対して所定のタイミングに固定された信号であって、こ
のタイミングは、仕様上の遅延時間を保障するためのテ
スト規格値に従って設定される。なお、ここで言うテス
ト規格値とは、電源電圧や温度などの各種の変動要素を
考慮した状態での限界値であって、必要とされる品質や
歩留まり等を考慮して適宜決定されるものである。
ト専用のパルス信号Ｓ０３が印加される入力端子であ
る。このパルス信号Ｓ０３は、上述の入力信号Ｓ０１に
対して所定のタイミングに固定された信号であって、こ
のタイミングは、仕様上の遅延時間を保障するためのテ
スト規格値に従って設定される。なお、ここで言うテス
ト規格値とは、電源電圧や温度などの各種の変動要素を
考慮した状態での限界値であって、必要とされる品質や
歩留まり等を考慮して適宜決定されるものである。
【００１３】外部端子Ｔ３には、ワイヤを介してシリコ
ンチップ上のパッド電極ＰＤ３が接続され、パッド電極
ＰＤ３には、データラッチ回路ＤＬＡＴのクロック入力
部が接続される。このデータラッチ回路ＤＬＡＴのデー
タ入力部（Ｄ）は、上述の出力バッファ回路ＤＯＵＴの
出力部に接続され、そのデータ出力部（Ｑ）はパッド電
極ＰＤ４に接続される。パッド電極ＰＤ４は、ワイヤを
介して外部端子Ｔ４に接続される。スイッチＳＷは、上
述の外部端子Ｔ２と外部端子Ｔ４を選択的にＬＳＩテス
ターに接続するためのものであり、ＬＳＩテスターによ
り接続状態が制御される。
ンチップ上のパッド電極ＰＤ３が接続され、パッド電極
ＰＤ３には、データラッチ回路ＤＬＡＴのクロック入力
部が接続される。このデータラッチ回路ＤＬＡＴのデー
タ入力部（Ｄ）は、上述の出力バッファ回路ＤＯＵＴの
出力部に接続され、そのデータ出力部（Ｑ）はパッド電
極ＰＤ４に接続される。パッド電極ＰＤ４は、ワイヤを
介して外部端子Ｔ４に接続される。スイッチＳＷは、上
述の外部端子Ｔ２と外部端子Ｔ４を選択的にＬＳＩテス
ターに接続するためのものであり、ＬＳＩテスターによ
り接続状態が制御される。
【００１４】以下、この実施の形態の動作について、図
２に示すタイミングチャートを参照して、信号Ｓ０１か
ら信号Ｓ０２までの遅延時間がテスト規格値を満足する
か否かをテストする場合を例として説明する。まず、Ｌ
ＳＩテスターの制御の下、スイッチＳＷはテスト対象の
外部端子Ｔ４を選択した状態に制御され、半導体装置Ｄ
ＵＴの外部端子Ｔ４とＬＳＩテスターとを接続する。こ
の状態から、時刻ｔ１において、ＬＳＩテスターは入力
信号Ｓ０１をハイレベルに遷移させる。入力信号Ｓ０１
は入力バッファ回路ＤＩＮに入力されて内部回路が動作
し、この入力信号Ｓ０１に応答してバッファ回路ＤＯＵ
Ｔからデータ信号Ｓ０２が出力される。このとき、スイ
ッチＳＷにより、出力端子Ｔ２はＬＳＩテスター側と切
り離されているので、出力端子Ｔ２には仕様上の負荷Ｃ
Ｌのみが接続された状態となり、データ信号Ｓ０２の波
形が正しく再現される。
２に示すタイミングチャートを参照して、信号Ｓ０１か
ら信号Ｓ０２までの遅延時間がテスト規格値を満足する
か否かをテストする場合を例として説明する。まず、Ｌ
ＳＩテスターの制御の下、スイッチＳＷはテスト対象の
外部端子Ｔ４を選択した状態に制御され、半導体装置Ｄ
ＵＴの外部端子Ｔ４とＬＳＩテスターとを接続する。こ
の状態から、時刻ｔ１において、ＬＳＩテスターは入力
信号Ｓ０１をハイレベルに遷移させる。入力信号Ｓ０１
は入力バッファ回路ＤＩＮに入力されて内部回路が動作
し、この入力信号Ｓ０１に応答してバッファ回路ＤＯＵ
Ｔからデータ信号Ｓ０２が出力される。このとき、スイ
ッチＳＷにより、出力端子Ｔ２はＬＳＩテスター側と切
り離されているので、出力端子Ｔ２には仕様上の負荷Ｃ
Ｌのみが接続された状態となり、データ信号Ｓ０２の波
形が正しく再現される。
【００１５】続いて、時刻ｔ１から時間Ｔａが経過した
時刻ｔ２において、ＬＳＩテスターはパルス信号Ｓ０３
を発生させる。この時間Ｔａは、上述のテスト規格値に
基づいて設定される。パルス信号Ｓ０３はデータラッチ
回路ＤＬＡＴのクロック入力部に与えられる。そして、
出力バッファ回路ＤＯＵＴから出力されるデータ信号Ｓ
０２が、パルス信号Ｓ０３をトリガー信号としてデータ
ラッチ回路ＤＬＡＴにラッチされる。
時刻ｔ２において、ＬＳＩテスターはパルス信号Ｓ０３
を発生させる。この時間Ｔａは、上述のテスト規格値に
基づいて設定される。パルス信号Ｓ０３はデータラッチ
回路ＤＬＡＴのクロック入力部に与えられる。そして、
出力バッファ回路ＤＯＵＴから出力されるデータ信号Ｓ
０２が、パルス信号Ｓ０３をトリガー信号としてデータ
ラッチ回路ＤＬＡＴにラッチされる。
【００１６】時刻ｔ２において、データ信号Ｓ０２がデ
ータラッチ回路ＤＬＡＴにラッチされると、データラッ
チ回路ＤＬＡＴは、データ信号Ｓ０２の論理値を有する
２値信号Ｓ０４を出力する。２値信号Ｓ０４は、スイッ
チＳＷを介して信号Ｓ０５としてＬＳＩテスターに与え
られ、ストローブ信号ＳＴＲで指定された時点で期待値
と比較されてパス／フェイルの判定が行われる。ストロ
ーブ信号ＳＴＲの発生タイミングは、２値信号Ｓ０４が
確実に確定しているタイミングに設定される。
ータラッチ回路ＤＬＡＴにラッチされると、データラッ
チ回路ＤＬＡＴは、データ信号Ｓ０２の論理値を有する
２値信号Ｓ０４を出力する。２値信号Ｓ０４は、スイッ
チＳＷを介して信号Ｓ０５としてＬＳＩテスターに与え
られ、ストローブ信号ＳＴＲで指定された時点で期待値
と比較されてパス／フェイルの判定が行われる。ストロ
ーブ信号ＳＴＲの発生タイミングは、２値信号Ｓ０４が
確実に確定しているタイミングに設定される。
【００１７】ここで、パルス信号Ｓ０３の立ち上がりエ
ッジよりも、データ信号Ｓ０２が早く確定していれば、
入力信号Ｓ０１からデータ信号Ｓ０２までの遅延特性が
テスト規格値を満足していることになり、「パス」と判
定される。換言すれば、信号Ｓ０２のタイミングとパル
ス信号Ｓ０３とのタイミングとがタイミング比較器ＴＭ
により比較され、データ信号Ｓ０２がパルス信号Ｓ０３
の立ち上がりエッジよりも早いタイミングで確定すれ
ば、テスト規格値が満足されていることになる。そうで
なければテスト規格値は満足されず、「フェイル」と判
定される。
ッジよりも、データ信号Ｓ０２が早く確定していれば、
入力信号Ｓ０１からデータ信号Ｓ０２までの遅延特性が
テスト規格値を満足していることになり、「パス」と判
定される。換言すれば、信号Ｓ０２のタイミングとパル
ス信号Ｓ０３とのタイミングとがタイミング比較器ＴＭ
により比較され、データ信号Ｓ０２がパルス信号Ｓ０３
の立ち上がりエッジよりも早いタイミングで確定すれ
ば、テスト規格値が満足されていることになる。そうで
なければテスト規格値は満足されず、「フェイル」と判
定される。
【００１８】この後、時刻ｔ３において、入力信号Ｓ０
１が立ち下がると、これに応答してデータ信号Ｓ０２が
立ち下がり、時刻ｔ４において発生されるパルス信号Ｓ
０３をトリガー信号として、同様にデータ信号Ｓ０２が
データラッチ回路ＤＬＡＴにラッチされる。そして、デ
ータラッチ回路ＤＬＡＴから２値信号Ｓ０４が出力さ
れ、ＬＳＩテスター側でパス／フェイルが判定される。
この後、データラッチ回路ＤＬＡＴはリセットされ、次
のテストに備える。以上のようにして、入力信号Ｓ０１
からデータ信号Ｓ０２までの遅延特性がテスト規格値を
満足しているか否かのテストが行われる。この後、いわ
ゆるファンクションテストなど、出力負荷に影響されな
い他のテスト項目が必要に応じて実行される。
１が立ち下がると、これに応答してデータ信号Ｓ０２が
立ち下がり、時刻ｔ４において発生されるパルス信号Ｓ
０３をトリガー信号として、同様にデータ信号Ｓ０２が
データラッチ回路ＤＬＡＴにラッチされる。そして、デ
ータラッチ回路ＤＬＡＴから２値信号Ｓ０４が出力さ
れ、ＬＳＩテスター側でパス／フェイルが判定される。
この後、データラッチ回路ＤＬＡＴはリセットされ、次
のテストに備える。以上のようにして、入力信号Ｓ０１
からデータ信号Ｓ０２までの遅延特性がテスト規格値を
満足しているか否かのテストが行われる。この後、いわ
ゆるファンクションテストなど、出力負荷に影響されな
い他のテスト項目が必要に応じて実行される。
【００１９】以上、本発明の一実施形態を説明したが、
本発明は、この実施の形態に限られるものではなく、本
発明の要旨を逸脱しない範囲の設計変更等があってもよ
い。例えば、上述の実施の形態では、データラッチ回路
ＤＬＡＴのデータ入力部は、出力バッファ回路ＤＯＵＴ
の出力部に接続されるものとしたが、パッド電極ＰＤ２
と出力端子Ｔ２との間のワイヤのインダクタンス成分に
よる遅延成分が無視できない場合には、図３に示すよう
に、データラッチ回路ＤＬＡＴのデータ入力部をパッド
電極ＰＤ５を介して出力端子Ｔ２に接続するものとして
もよい。
本発明は、この実施の形態に限られるものではなく、本
発明の要旨を逸脱しない範囲の設計変更等があってもよ
い。例えば、上述の実施の形態では、データラッチ回路
ＤＬＡＴのデータ入力部は、出力バッファ回路ＤＯＵＴ
の出力部に接続されるものとしたが、パッド電極ＰＤ２
と出力端子Ｔ２との間のワイヤのインダクタンス成分に
よる遅延成分が無視できない場合には、図３に示すよう
に、データラッチ回路ＤＬＡＴのデータ入力部をパッド
電極ＰＤ５を介して出力端子Ｔ２に接続するものとして
もよい。
【００２０】この場合、出力端子Ｔ２からデータラッチ
回路ＤＬＡＴに向かって流れる電流成分は極めて小さい
ので、パッド電極ＰＤ５と出力端子Ｔ２との間にインダ
クタンス成分が存在していても、この経路で遅延を生じ
ることはほとんどなく、出力端子Ｔ２の信号波形をほぼ
そのままデータラッチ回路ＤＬＡＴに与えることができ
る。従って、パッド電極ＰＤ２と出力端子Ｔ２との間の
ワイヤのインダクタンス成分を反映させて、データ信号
Ｓ０２の遅延特性を一層精度よく把握することが可能に
なる。
回路ＤＬＡＴに向かって流れる電流成分は極めて小さい
ので、パッド電極ＰＤ５と出力端子Ｔ２との間にインダ
クタンス成分が存在していても、この経路で遅延を生じ
ることはほとんどなく、出力端子Ｔ２の信号波形をほぼ
そのままデータラッチ回路ＤＬＡＴに与えることができ
る。従って、パッド電極ＰＤ２と出力端子Ｔ２との間の
ワイヤのインダクタンス成分を反映させて、データ信号
Ｓ０２の遅延特性を一層精度よく把握することが可能に
なる。
【００２１】また、上述の実施の形態では、タイミング
比較器ＴＭとしてデータラッチ回路ＤＬＡＴを用いた
が、これに限定されず、例えば差動増幅器などを用い、
パルス信号Ｓ０３のタイミングで所定の規準レベルとデ
ータ信号Ｓ０２のレベルとを比較するものとしても良
い。この場合、規準レベルを順次変化させて測定を繰り
返すことにより、データ信号Ｓ０２の波形を観測するこ
とも可能になる。また、差動増幅器の後段側にデータ信
号を保持するためのデータ保持回路（例えばフリップフ
ロップなど）を設ければ、差動増幅器による比較結果を
安定的に保持することが可能になり、ＬＳＩテスター側
の処理が容易になる。
比較器ＴＭとしてデータラッチ回路ＤＬＡＴを用いた
が、これに限定されず、例えば差動増幅器などを用い、
パルス信号Ｓ０３のタイミングで所定の規準レベルとデ
ータ信号Ｓ０２のレベルとを比較するものとしても良
い。この場合、規準レベルを順次変化させて測定を繰り
返すことにより、データ信号Ｓ０２の波形を観測するこ
とも可能になる。また、差動増幅器の後段側にデータ信
号を保持するためのデータ保持回路（例えばフリップフ
ロップなど）を設ければ、差動増幅器による比較結果を
安定的に保持することが可能になり、ＬＳＩテスター側
の処理が容易になる。
【００２２】さらに、上述の実施の形態では、説明の便
宜上、入力バッファ回路ＤＩＮ〜出力バッファ回路ＤＯ
ＵＴにより１入力１出力型の内部回路を構成したが、こ
の例に限定されることなく、この内部回路の構成は任意
であり、その入力信号数、出力信号数、機能等は半導体
装置ＤＵＴの仕様に従う。ただし、その内部回路の出力
信号数が複数の場合には、各出力信号に対して上述のタ
イミング比較器ＴＭ（データラッチ回路ＤＬＡＴ）を設
ければよい。この場合、各タイミング比較器ＴＭに入力
されるパルス信号Ｓ０３のタイミングは、各出力信号に
対して予め設定されたテスト規格に従って決定すればよ
い。
宜上、入力バッファ回路ＤＩＮ〜出力バッファ回路ＤＯ
ＵＴにより１入力１出力型の内部回路を構成したが、こ
の例に限定されることなく、この内部回路の構成は任意
であり、その入力信号数、出力信号数、機能等は半導体
装置ＤＵＴの仕様に従う。ただし、その内部回路の出力
信号数が複数の場合には、各出力信号に対して上述のタ
イミング比較器ＴＭ（データラッチ回路ＤＬＡＴ）を設
ければよい。この場合、各タイミング比較器ＴＭに入力
されるパルス信号Ｓ０３のタイミングは、各出力信号に
対して予め設定されたテスト規格に従って決定すればよ
い。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
入力端子を介して入力される第１の信号に対してタイミ
ングが設定された第２の信号を外部から入力し、前記第
１の信号に応答して前記出力端子に出力される第３の信
号と前記第２の信号との間のタイミングを比較し、その
比較の結果に応じた２値信号を外部に出力するタイミン
グ比較器を備えたので、テスト対象の半導体装置とＬＳ
Ｉテスターとを接続する配線の負荷に影響されることな
く、半導体装置の遅延特性を精度良く測定することがで
きる。
入力端子を介して入力される第１の信号に対してタイミ
ングが設定された第２の信号を外部から入力し、前記第
１の信号に応答して前記出力端子に出力される第３の信
号と前記第２の信号との間のタイミングを比較し、その
比較の結果に応じた２値信号を外部に出力するタイミン
グ比較器を備えたので、テスト対象の半導体装置とＬＳ
Ｉテスターとを接続する配線の負荷に影響されることな
く、半導体装置の遅延特性を精度良く測定することがで
きる。
【図１】 この発明の実施形態に係るテスト回路が適用
された半導体装置の構成を示すブロック図である。
された半導体装置の構成を示すブロック図である。
【図２】 この発明の実施形態に係るテスト回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図３】 この発明の実施形態に係るテスト回路の変形
例を示す図である。
例を示す図である。
【図４】 従来技術に係る半導体装置のテスト方法を説
明するための図である。
明するための図である。
ＤＵＴ…半導体装置、ＰＫ…パッケージ、ＴＰ…シリコ
ンチップ、Ｔ１〜Ｔ４…外部端子、ＰＤ１〜ＰＤ４…パ
ッド電極、ＤＩＮ…入力バッファ回路、ＢＡＦ…バッフ
ァ回路、ＤＯＵＴ…出力バッファ回路、ＴＭ…タイミン
グ比較器、ＤＬＡＴ…データラッチ回路、ＣＬ…負荷、
ＳＷ…スイッチ。
ンチップ、Ｔ１〜Ｔ４…外部端子、ＰＤ１〜ＰＤ４…パ
ッド電極、ＤＩＮ…入力バッファ回路、ＢＡＦ…バッフ
ァ回路、ＤＯＵＴ…出力バッファ回路、ＴＭ…タイミン
グ比較器、ＤＬＡＴ…データラッチ回路、ＣＬ…負荷、
ＳＷ…スイッチ。
Claims (4)
- 【請求項１】 半導体装置の入力端子と出力端子との間
の信号遅延特性をテストするためのテスト回路であっ
て、 前記入力端子を介して入力される第１の信号に対してタ
イミングが設定された第２の信号を外部から入力し、前
記第１の信号に応答して前記出力端子に出力される第３
の信号と前記第２の信号との間のタイミングを比較し、
その比較の結果に応じた２値信号を外部に出力するタイ
ミング比較器を備えたことを特徴とするテスト回路。 - 【請求項２】 前記タイミング比較器は、 前記第１の信号をデータ信号とし、前記第２の信号をト
リガー信号とするデータラッチ回路であることを特徴と
する請求項１に記載されたテスト回路。 - 【請求項３】 前記タイミング比較器は、 前記第２の信号として、前記第１の信号に対してテスト
規格値に応じた所定のタイミングに固定された信号を入
力することを特徴とする請求項１または２に記載された
テスト回路。 - 【請求項４】 前記半導体装置に内蔵されたことを特徴
とする請求項１ないし３の何れかに記載されたテスト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002293656A JP4048903B2 (ja) | 2001-11-28 | 2002-10-07 | テスト回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-363363 | 2001-11-28 | ||
| JP2001363363 | 2001-11-28 | ||
| JP2002293656A JP4048903B2 (ja) | 2001-11-28 | 2002-10-07 | テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003227864A true JP2003227864A (ja) | 2003-08-15 |
| JP4048903B2 JP4048903B2 (ja) | 2008-02-20 |
Family
ID=27759426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002293656A Expired - Fee Related JP4048903B2 (ja) | 2001-11-28 | 2002-10-07 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4048903B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005093443A1 (ja) * | 2004-03-26 | 2005-10-06 | Advantest Corporation | 試験装置及び試験方法 |
-
2002
- 2002-10-07 JP JP2002293656A patent/JP4048903B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005093443A1 (ja) * | 2004-03-26 | 2005-10-06 | Advantest Corporation | 試験装置及び試験方法 |
| US7549099B2 (en) | 2004-03-26 | 2009-06-16 | Advantest Corporation | Testing apparatus and testing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4048903B2 (ja) | 2008-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7421364B2 (en) | Integrated circuit device having a test circuit to measure AC characteristics of internal memory macro | |
| US6470483B1 (en) | Method and apparatus for measuring internal clock skew | |
| US7023198B2 (en) | Semiconductor device and method of inspecting the same | |
| JP2001004712A (ja) | メモリ混載半導体集積回路装置及びそのテスト方法 | |
| JP4048903B2 (ja) | テスト回路 | |
| JP3339479B2 (ja) | クロック制御回路および方法 | |
| JP3686039B2 (ja) | 半導体集積回路装置およびその使用方法 | |
| US8547082B2 (en) | Semiconductor device and pulse width detection method | |
| KR100731796B1 (ko) | 반도체장치, 반도체장치의 시험방법 및 반도체장치의시험장치 | |
| JPH11101850A (ja) | Ｉｃ試験装置 | |
| JPH11101851A (ja) | 遅延時間測定回路及び遅延時間測定方法 | |
| JP4657825B2 (ja) | 半導体装置のインタフェース回路及び測定方法 | |
| US7131034B2 (en) | On-chip measurement of signal state duration | |
| JPH11101852A (ja) | 可変遅延素子試験回路 | |
| JPH0926463A (ja) | テスト回路を内蔵した集積回路 | |
| JPH09214296A (ja) | 半導体装置のシュミット入力バッファ回路とその検査方法 | |
| JP2972515B2 (ja) | 入出力バッファテスト回路 | |
| JP2646713B2 (ja) | 半導体素子の比較試験回路 | |
| JP3152179B2 (ja) | 半導体装置のテスト回路 | |
| US6556036B2 (en) | Semiconductor integrated circuit device | |
| JPH0329871A (ja) | 論理集積回路 | |
| JPH11174114A (ja) | 半導体装置の測定方法及び測定装置 | |
| JP2002340991A (ja) | 半導体装置及びそのａｃスペック検査方法 | |
| JP2003004821A (ja) | 半導体試験方法及び半導体試験装置 | |
| JPH11248797A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040521 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050525 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050927 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061003 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061204 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071106 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071119 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111207 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111207 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121207 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131207 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |