JP4048903B2

JP4048903B2 - テスト回路

Info

Publication number: JP4048903B2
Application number: JP2002293656A
Authority: JP
Inventors: 猛利中村
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2001-11-28
Filing date: 2002-10-07
Publication date: 2008-02-20
Anticipated expiration: 2022-10-07
Also published as: JP2003227864A

Description

【０００１】
【発明の属する技術分野】
本発明は、仕様上の出力負荷が小さく規定された半導体装置の入出力遅延特性をテストするのに好適なテスト回路に関する。
【０００２】
【従来の技術】
従来、図４（ａ）に示すように、半導体装置ＩＣの出力信号の遅延特性をテストする場合、この半導体装置ＩＣの出力端子とＬＳＩテスタ（図示省略）とを同軸ケーブルＣＢＬなどの配線で接続し、ＬＳＩテスターが信号Ｓ１を半導体装置ＩＣの入力端子に与えてから信号Ｓ２が出力されるまでの時間を計測している。また、遅延時間そのものを計測するのではなく、予め設定されたテスト規格を満足するか否かを判定する２値的なテストでは、ＬＳＩテスターのコンパレータ機能を使用することにより、テスト規格として設定されたタイミングで出力信号が期待値と一致するか否かが判定される。この種の２値的なテストを行うための技術として、テスト回路を半導体装置に内蔵する手法もある（特許文献１参照）。
【０００３】
【特許文献１】
特許第２５９１８４９号明細書
【０００４】
【発明が解決しようとする課題】
ところで、製品の仕様上、出力負荷として１０ｐＦが接続された状態で出力信号の遅延特性が規格値を満足する必要を生じる場合もある。上述の従来のテスト手法によれば、同軸ケーブルＣＢＬ自体がインダクタンスＬおよびキャパシタンスＣ１，Ｃ２を有しており、概ね１００ｐＦもの負荷として振舞う。このため、仕様上の出力負荷がこれよりも小さく規定されている場合、テスト対象の半導体装置ＩＣの出力に過剰な負荷が接続された状態となり、ＬＳＩテスターにより信号の遅延特性を精度良く測定することができないという問題がある。
【０００５】
この問題について、図４（ｂ）に示す波形図を参照して具体的に説明する。信号Ｓ１が半導体装置ＩＣの入力端子に与えられると、この半導体装置内部の入力バッファ回路ＶＩＮがこの信号Ｓ１を受けて内部回路が動作し、出力バッファ回路ＤＯＵＴから信号Ｓ２が出力される。このとき、信号Ｓ２の波形は、出力端子に仕様上の負荷が接続されている場合の波形（図４（ｂ）の中段に点線で示す波形）に比較して、同軸ケーブルＣＢＬの負荷の影響を受けて遅延されたものとなる（図４（ｂ）の中段に実線で示す波形）。また、同軸ケーブルＣＢＬを通過した信号Ｓ３は更に遅延されたものとなる（同図（ｂ）の下段に実線で示す波形）。従って、同軸ケーブルＣＢＬにより半導体装置ＩＣの出力信号が遅延され、ＬＳＩテスターにより遅延特性を精度良く測定することができないこととなる。
【０００６】
この発明は、上記事情に鑑みてなされたもので、テスト対象の半導体装置とＬＳＩテスターとを接続する配線の負荷に影響されることなく、半導体装置の遅延特性を精度良く測定することができるテスト回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
すなわち、本発明は、半導体装置の入力端子と出力端子との間の信号遅延特性をテストするためのテスト回路であって、前記入力端子を介して入力される第１の信号（後述する信号Ｓ０１に相当する要素）に対してタイミングが設定された第２の信号（後述するパルス信号Ｓ０３に相当する要素）を外部から入力し、前記第１の信号に応答して前記出力端子に出力される第３の信号（後述するデータ信号Ｓ０２に相当する要素）と前記第２の信号との間のタイミングを比較し、その比較の結果に応じた２値信号を外部に出力するタイミング比較器（後述するタイミング比較器ＴＭに相当する構成要素）と、前記半導体装置の出力端子と前記タイミング比較器の出力部が接続された外部端子とを選択的にテスターに接続するスイッチとを備え、前記タイミング比較器は、前記第２の信号のタイミングで前記第３の信号を取り込んで該第３の信号の論理値を有する２値信号を出力することを特徴とする。
【０００８】
この構成によれば、第２の信号と第３の信号のタイミングが比較され、この比較の結果により、第２の信号に対する第３の信号のタイミング関係が把握される。従って、第１の信号と第３の信号のタイミング関係をあらかじめ把握しておきさえすれば、半導体装置の出力端子を外部のＬＳＩテスターに接続することなく、出力端子に現れる第３の信号のタイミングを把握することが可能になる。
【０００９】
前記テスト回路において、例えば、前記タイミング比較器は、前記第１の信号をデータ信号とし、前記第２の信号をトリガー信号とするデータラッチ回路であることを特徴とする。
前記テスト回路において、前記タイミング比較器は、前記第２の信号として、前記第１の信号に対してテスト規格値に応じた所定のタイミングに固定された信号を入力することを特徴とする。
また、本発明は、半導体装置の入力端子と出力端子との間の信号遅延特性をテストするためのテスト回路であって、前記入力端子を介して入力される第１の信号に対して設定された第２の信号のタイミングで、前記第１の信号に応答して前記出力端子に出力される第３の信号と所定の基準レベルとを比較し、その比較の結果を外部に出力する差動増幅器とを備え、前記差動増幅器は、前記第２の信号のタイミングで前記第３の信号と前記基準レベルとを比較し、前記比較の結果として前記第３の信号の論理値を有する２値信号を出力することを特徴とする。
【００１０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１に、本発明の実施の形態に係るテスト回路が適用された半導体装置の構成およびＬＳＩテスター（図示省略）との接続関係を示す。なお、同図において、前述の図４に示す要素と共通する要素には同一符号を付す。
図１において、半導体装置ＤＵＴは、テスト対象とされるデバイスであって、パッケージＰＫにシリコンチップＴＰを実装して構成されている。パッケージＰＫは外部端子Ｔ１〜Ｔ４を有しており、シリコンチップＴＰ上には、パッド電極ＰＤ１〜ＰＤ４と、入力バッファ回路ＤＩＮ〜出力バッファ回路を含む内部回路と、テスト回路として機能するタイミング比較器ＴＭとが形成されている。この実施の形態では、タイミング比較器ＴＭはデータラッチ回路ＤＬＡＴから構成され、テスト回路が半導体装置ＤＵＴに内蔵されたものとなっている。
【００１１】
ここで、外部端子Ｔ１は入力端子であって、テスト時にはＬＳＩテスターから入力信号Ｓ０１が印加される。外部端子Ｔ１には、金線などのワイヤを介してシリコンチップ上に形成されたパッド電極ＰＤ１が接続される。このパッド電極ＰＤ１には、内部回路の初段をなす入力バッファ回路ＤＩＮの入力部が接続され、この入力バッファ回路ＤＩＮの出力部にはバッファ回路ＢＡＦの入力部が接続される。バッファ回路ＢＡＦの後段には、この内部回路の機能を実現するための任意の回路ブロック（図示省略）が接続され、その最終段をなす出力バッファ回路ＤＯＵＴの出力部はパッド電極ＰＤ２に接続される。パッド電極ＰＤ２は、ワイヤを介して出力端子である外部端子Ｔ２に接続され、外部端子Ｔ２には仕様上で規定された負荷ＣＬ（例えば１０ｐＦ）が接続される。出力バッファ回路ＤＯＵＴから出力された信号Ｓ０２は外部端子Ｔ２を介して外部に出力される。
【００１２】
外部端子Ｔ３は、ＬＳＩテスターからテスト専用のパルス信号Ｓ０３が印加される入力端子である。このパルス信号Ｓ０３は、上述の入力信号Ｓ０１に対して所定のタイミングに固定された信号であって、このタイミングは、仕様上の遅延時間を保障するためのテスト規格値に従って設定される。なお、ここで言うテスト規格値とは、電源電圧や温度などの各種の変動要素を考慮した状態での限界値であって、必要とされる品質や歩留まり等を考慮して適宜決定されるものである。
【００１３】
外部端子Ｔ３には、ワイヤを介してシリコンチップ上のパッド電極ＰＤ３が接続され、パッド電極ＰＤ３には、データラッチ回路ＤＬＡＴのクロック入力部が接続される。このデータラッチ回路ＤＬＡＴのデータ入力部（Ｄ）は、上述の出力バッファ回路ＤＯＵＴの出力部に接続され、そのデータ出力部（Ｑ）はパッド電極ＰＤ４に接続される。パッド電極ＰＤ４は、ワイヤを介して外部端子Ｔ４に接続される。スイッチＳＷは、上述の外部端子Ｔ２と外部端子Ｔ４を選択的にＬＳＩテスターに接続するためのものであり、ＬＳＩテスターにより接続状態が制御される。
【００１４】
以下、この実施の形態の動作について、図２に示すタイミングチャートを参照して、信号Ｓ０１から信号Ｓ０２までの遅延時間がテスト規格値を満足するか否かをテストする場合を例として説明する。
まず、ＬＳＩテスターの制御の下、スイッチＳＷはテスト対象の外部端子Ｔ４を選択した状態に制御され、半導体装置ＤＵＴの外部端子Ｔ４とＬＳＩテスターとを接続する。この状態から、時刻ｔ１において、ＬＳＩテスターは入力信号Ｓ０１をハイレベルに遷移させる。入力信号Ｓ０１は入力バッファ回路ＤＩＮに入力されて内部回路が動作し、この入力信号Ｓ０１に応答してバッファ回路ＤＯＵＴからデータ信号Ｓ０２が出力される。このとき、スイッチＳＷにより、出力端子Ｔ２はＬＳＩテスター側と切り離されているので、出力端子Ｔ２には仕様上の負荷ＣＬのみが接続された状態となり、データ信号Ｓ０２の波形が正しく再現される。
【００１５】
続いて、時刻ｔ１から時間Ｔａが経過した時刻ｔ２において、ＬＳＩテスターはパルス信号Ｓ０３を発生させる。この時間Ｔａは、上述のテスト規格値に基づいて設定される。パルス信号Ｓ０３はデータラッチ回路ＤＬＡＴのクロック入力部に与えられる。そして、出力バッファ回路ＤＯＵＴから出力されるデータ信号Ｓ０２が、パルス信号Ｓ０３をトリガー信号としてデータラッチ回路ＤＬＡＴにラッチされる。
【００１６】
時刻ｔ２において、データ信号Ｓ０２がデータラッチ回路ＤＬＡＴにラッチされると、データラッチ回路ＤＬＡＴは、データ信号Ｓ０２の論理値を有する２値信号Ｓ０４を出力する。２値信号Ｓ０４は、スイッチＳＷを介して信号Ｓ０５としてＬＳＩテスターに与えられ、ストローブ信号ＳＴＲで指定された時点で期待値と比較されてパス／フェイルの判定が行われる。ストローブ信号ＳＴＲの発生タイミングは、２値信号Ｓ０４が確実に確定しているタイミングに設定される。
【００１７】
ここで、パルス信号Ｓ０３の立ち上がりエッジよりも、データ信号Ｓ０２が早く確定していれば、入力信号Ｓ０１からデータ信号Ｓ０２までの遅延特性がテスト規格値を満足していることになり、「パス」と判定される。換言すれば、信号Ｓ０２のタイミングとパルス信号Ｓ０３とのタイミングとがタイミング比較器ＴＭにより比較され、データ信号Ｓ０２がパルス信号Ｓ０３の立ち上がりエッジよりも早いタイミングで確定すれば、テスト規格値が満足されていることになる。そうでなければテスト規格値は満足されず、「フェイル」と判定される。
【００１８】
この後、時刻ｔ３において、入力信号Ｓ０１が立ち下がると、これに応答してデータ信号Ｓ０２が立ち下がり、時刻ｔ４において発生されるパルス信号Ｓ０３をトリガー信号として、同様にデータ信号Ｓ０２がデータラッチ回路ＤＬＡＴにラッチされる。そして、データラッチ回路ＤＬＡＴから２値信号Ｓ０４が出力され、ＬＳＩテスター側でパス／フェイルが判定される。この後、データラッチ回路ＤＬＡＴはリセットされ、次のテストに備える。
以上のようにして、入力信号Ｓ０１からデータ信号Ｓ０２までの遅延特性がテスト規格値を満足しているか否かのテストが行われる。この後、いわゆるファンクションテストなど、出力負荷に影響されない他のテスト項目が必要に応じて実行される。
【００１９】
以上、本発明の一実施形態を説明したが、本発明は、この実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があってもよい。例えば、上述の実施の形態では、データラッチ回路ＤＬＡＴのデータ入力部は、出力バッファ回路ＤＯＵＴの出力部に接続されるものとしたが、パッド電極ＰＤ２と出力端子Ｔ２との間のワイヤのインダクタンス成分による遅延成分が無視できない場合には、図３に示すように、データラッチ回路ＤＬＡＴのデータ入力部をパッド電極ＰＤ５を介して出力端子Ｔ２に接続するものとしてもよい。
【００２０】
この場合、出力端子Ｔ２からデータラッチ回路ＤＬＡＴに向かって流れる電流成分は極めて小さいので、パッド電極ＰＤ５と出力端子Ｔ２との間にインダクタンス成分が存在していても、この経路で遅延を生じることはほとんどなく、出力端子Ｔ２の信号波形をほぼそのままデータラッチ回路ＤＬＡＴに与えることができる。従って、パッド電極ＰＤ２と出力端子Ｔ２との間のワイヤのインダクタンス成分を反映させて、データ信号Ｓ０２の遅延特性を一層精度よく把握することが可能になる。
【００２１】
また、上述の実施の形態では、タイミング比較器ＴＭとしてデータラッチ回路ＤＬＡＴを用いたが、これに限定されず、例えば差動増幅器などを用い、パルス信号Ｓ０３のタイミングで所定の基準レベルとデータ信号Ｓ０２のレベルとを比較するものとしても良い。この場合、基準レベルを順次変化させて測定を繰り返すことにより、データ信号Ｓ０２の波形を観測することも可能になる。また、差動増幅器の後段側にデータ信号を保持するためのデータ保持回路（例えばフリップフロップなど）を設ければ、差動増幅器による比較結果を安定的に保持することが可能になり、ＬＳＩテスター側の処理が容易になる。
【００２２】
さらに、上述の実施の形態では、説明の便宜上、入力バッファ回路ＤＩＮ〜出力バッファ回路ＤＯＵＴにより１入力１出力型の内部回路を構成したが、この例に限定されることなく、この内部回路の構成は任意であり、その入力信号数、出力信号数、機能等は半導体装置ＤＵＴの仕様に従う。ただし、その内部回路の出力信号数が複数の場合には、各出力信号に対して上述のタイミング比較器ＴＭ（データラッチ回路ＤＬＡＴ）を設ければよい。この場合、各タイミング比較器ＴＭに入力されるパルス信号Ｓ０３のタイミングは、各出力信号に対して予め設定されたテスト規格に従って決定すればよい。
【００２３】
【発明の効果】
以上説明したように、本発明によれば、入力端子を介して入力される第１の信号に対してタイミングが設定された第２の信号を外部から入力し、前記第１の信号に応答して前記出力端子に出力される第３の信号と前記第２の信号との間のタイミングを比較し、その比較の結果に応じた２値信号を外部に出力するタイミング比較器を備えたので、テスト対象の半導体装置とＬＳＩテスターとを接続する配線の負荷に影響されることなく、半導体装置の遅延特性を精度良く測定することができる。
【図面の簡単な説明】
【図１】この発明の実施形態に係るテスト回路が適用された半導体装置の構成を示すブロック図である。
【図２】この発明の実施形態に係るテスト回路の動作を説明するためのタイミングチャートである。
【図３】この発明の実施形態に係るテスト回路の変形例を示す図である。
【図４】従来技術に係る半導体装置のテスト方法を説明するための図である。
【符号の説明】
ＤＵＴ…半導体装置、ＰＫ…パッケージ、ＴＰ…シリコンチップ、Ｔ１〜Ｔ４…外部端子、ＰＤ１〜ＰＤ４…パッド電極、ＤＩＮ…入力バッファ回路、ＢＡＦ…バッファ回路、ＤＯＵＴ…出力バッファ回路、ＴＭ…タイミング比較器、ＤＬＡＴ…データラッチ回路、ＣＬ…負荷、ＳＷ…スイッチ。

Claims

半導体装置の入力端子と出力端子との間の信号遅延特性をテストするためのテスト回路であって、
前記入力端子を介して入力される第１の信号に対してタイミングが設定された第２の信号を外部から入力し、前記第１の信号に応答して前記出力端子に出力される第３の信号と前記第２の信号との間のタイミングを比較し、その比較の結果に応じた２値信号を外部に出力するタイミング比較器と、
前記半導体装置の出力端子と前記タイミング比較器の出力部が接続された外部端子とを選択的にテスターに接続するスイッチと
を備え、
前記タイミング比較器は、前記第２の信号のタイミングで前記第３の信号を取り込んで該第３の信号の論理値を有する２値信号を出力することを特徴とするテスト回路。
前記タイミング比較器は、
前記第１の信号をデータ信号とし、前記第２の信号をトリガー信号とするデータラッチ回路であることを特徴とする請求項１に記載されたテスト回路。
前記タイミング比較器は、
前記第２の信号として、前記第１の信号に対してテスト規格値に応じた所定のタイミングに固定された信号を入力することを特徴とする請求項１または２に記載されたテスト回路。
半導体装置の入力端子と出力端子との間の信号遅延特性をテストするためのテスト回路であって、
前記入力端子を介して入力される第１の信号に対して設定された第２の信号のタイミングで、前記第１の信号に応答して前記出力端子に出力される第３の信号と所定の基準レベルとを比較し、その比較の結果を外部に出力する差動増幅器と
を備え、
前記差動増幅器は、前記第２の信号のタイミングで前記第３の信号と前記基準レベルとを比較し、前記比較の結果として前記第３の信号の論理値を有する２値信号を出力することを特徴とするテスト回路。