JPH023961A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にウェーハ状態で主
回路の動作速度の予測を可能とする回路を有する半導体
集積回路に関する。

〔従来の技術〕

従来、この種の半導体集積回路は、その−例を第９図に
示すように、チップ１ｂの端に９９段のインバータ２ｂ
からなるリング発振回路１０゜と、リング発振回路１０
．の出力を入力とする出力バッファらと、リング発振回
路１０゜と出力バッファ５とに定電圧を供給する内部電
圧発生図ｒｊ＠６　ｂと、出力パッド９とを備える予測
回路と、リング発振回路１０ｃと出力バッファ５と内部
′電圧発生回路６ｂとに電源を供給する電源パッド７と
、チップ１ｂの中央に配置される半導体集積回路の本来
の機能の主回路１１と、主回路１】の周囲のチップ１ｂ
の周辺に配置される入出力パッド及び電源用のパッド１
２とを含んで構成される。

ウェーハ状態で電源パッド７に電源を印加し、出力パッ
ド９から出力される９９段のリング発振回路１０ｃの発
振周波数を測定することにより、インバータ２ｂ　１段
当りの遅延時間を算出し、主回路１１の動作速度を予測
していた。

インバータ２ｂ　１段当りの遅延時間が１００ｐｓであ
れば、リング発振回路１０．の発振周波数は出力パッド
９に周波数カウンタを接続することにより、約５０ＭＩ
Ｉｚと検出される。５０ＭＨｚ程度の発振であれば、同
軸の探針を用いることなく通常の針により出力信号を取
出すことが可能である。

それそ゛れの回路をＥ　ＣＬ　（ｅｍｉｔｊ、ｅｒ　ｃ
ｏｕｐｌｅｄｏｇｉｃ）で実現した場合のレイアウトパ
ターンの面積は、リング発振回路１，１８８．０００μ
ｍ２　く６０×２００×９９）、出力バッフｙ　１００
．０００　μｍ　２（５００Ｘ２００＞　、内部電源発
生回路１８０．０００ｔｔ　ｍ　２（９００ｘ　２００
　）となり、合計１．４６８０００７−ｚｍ”となる。

〔発明が解決しようとする課題〕

上述した従来の半導体集積回路は、予測回路のリング発
振回路の発振周波数を測定することによりウェーハ状態
で主回路の動作速度を予測するようになっているので、
リンク発振回路の発振周波数を測定可能な周波数まで充
分低くする為に、多数段のインバータを用いるリング発
振回路が必要となり、リング発振回路の占めるチップ上
の面積が大きくなるという欠点がある。

〔課題を解決するための手段〕

本発明の半導体集積回路は、本来の機能を果す主回路に
電源を供給する第１の電源パッドと分離して設けた第２
の電源パッドと、該第２の電源パッドから電源が供給さ
れる複数段のインバータから成るリング発振回路と入力
端が該リング発振回路の出力端に接続される掛算器と入
力端が該掛算器の出力端に接続される出力ハッファとを
備え前記主回路の性能を予測するだめの予測回路とを含
んで構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１−の実施例のチップレイアラ）・
図である。

第１図に示すように、チップ１」二に９段のインバータ
２から成るリング発振回路１０と、入力バッファ３と、
掛算器４と、出力バッファ５と、インバータ２と入力バ
ッファ３と掛算器４と出力ハッファ５とに接続される内
部電圧発生回路６と、大力パッド８と出力パッド９とを
備える予測回路と、リング発振回路１０と入力バッファ
３と掛算器４と出力バッファ５と内部電圧発生回路６と
に電源を供給する第２の電源パッドとしての電源パッド
７と、本来の機能を果すチップ１の中央部に配置される
主回路１］と、主回路１１の外周のチップ１周辺上に配
置される主回路１１に対する入出力及び第１の電源パッ
ドとしてのパッド１２とを含んで構成される。

予測回路のリング発振回路１０の出力端は掛算器４の一
方の入力端に接続され、入力パッド８は入力バッファ３
の入力端に接続され入力バッファ３の出力端は掛算器４
の他方の入力端に接続され、掛算器４の出力端は出力バ
ッファ５の入力端に接続され、出力バッファ５の出力端
は出力パッド９に接続される。

第２図〜第４図はそれぞれ第１図の入カバッファ、イン
バータ及び出力バッファの回路図で゛ある。以下に、第
１図を参照して各回路の接続関係を示す。

第２図に示すように、Ｅ　ＣＬで構成した入力バッファ
３の入力端ＩＮ、は入力パッド８に接続され、出力端０
ＵＴ３は掛算器４の一方の入力端に接続される。又、端
子ＶＣ３Ｉ、ＶＢＢは内部電圧発生口ｉｉ’８６に接続
され、端子ＶＥＥは電源パッド７に接続される。

次に、第３図に示すように、リング発振回路１０のＥＣ
ｌ−で構成したインバータ２の出力端０ＵＴ２は次段の
インバータの入力端ＩＮ２に接続される。９段目のイン
バータの出力端○ＵＴ２は１段目のインバータの入力端
■Ｎ２に接続され９段のリング発振回路を構成する。端
子ＶＲＥＦＶＣ３Ｉは内部電圧発生回路６に接続され、
端子ＶＥＥは電源パッド７に接続される。

又、第４図に示すように、ＥＣＬで構成した出力バッフ
ァ５の入力端ＩＮ、は掛算器４の出力端に接続され、出
力端０ＵＴ５は出力パッド９に接続され、端子ＶＣ３Ｅ
、ＶＲＥＦは内部電圧発生回路６に接続され、端子ＶＥ
Ｅは電源パッド７に接続される。

第５図は第１図の掛算器の回路図である。

第５図に示すように、入力端工Ｎ４ａは大力バッファ３
の出力端ｏ　Ｕ　Ｔ　３　　（第２図参照）に接続され
入力端ＩＮ４．はリング発振回路１０の９段目のインバ
ータ２の出力端○ＵＴ２　（第３図参照）に接続され、
出力端０ＵＴ４は出力バッファ５の入力端ＩＮ５　（第
４図参照）に接続され、端子ＶＲ。

ＥＦ、ＶＣ８Ｉは内部電圧発生回路６に接続され、ｎ１
子ＶＥＥは電源パッド７に接続される。

第１図において、ウェーハ状態で電源パッド７に電圧を
印加することにより、９段のリング発振回路１０は発振
する。

第６図は第１図の掛算器の出力信号の周波数分布図であ
る。

いま、それぞれのインバータ２のゲート遅延をｔｐｄ　
１とすると、リング発振回路１０の発振周波数ｆ１はｆ
ｔ　＝１／２Ｘ９Ｘｔｐｄｌとなり、入カパットラから
パルスジェネレータにより周波数ｆｏの信号含入力する
。

掛算器４からの出力周波数は第６図に示すように、ｌ　
ｆｏ　　ｆｔ　ｌ　、ｆｏ＋ｆ＋　、ｌ　２ｆ。

ｆｔ　　　ｌ、　　　２ｆｏ＋ｆ＋　　　、　　　１３
ｆｏ　　　　　ｆｔ　　　ｌ、　　　３　　ず゛。

＋ｆ、、・・・となる。インバータ２のゲート遅延ｔ　
ｐ　ｄ　１をＬｏｏｐｓとすると出力周波数ｆ１は５５
５　ＭＨｚとなり、ｆｏ＝５００ＭＩ（ｚとすると、掛
算器４の出力周波数はそれぞれ５５Ｍｔ−１ｚ、１０５
５ＭＨｚ、４４５ＭＨｚ、１５５５ＭＩＩｚ、９４５Ｍ
ｔｌｚ、２０５５Ｍ［ｌｚ、・・・どなる。

第７図は第１図の第１の実施例の出力周波数を測定する
測定装置のブロック図である。

第７図に示すように、出力パッド９に探針９１を接触さ
せ低域フィルタ９．を経由して周波数カウンタ９゜に入
力することにより、５５ＭＨｚのｉｒＥ号を観測するこ
とができる。

ここで、インバータ２のゲート遅延ｔｐｄｌか１００ｐ
　ｓに設計され、製造ばらつきによりゲート遅延が±３
０％変動する場合、入力バット５に５００ＭＩＩｚの信
号を入力し出力パッドっで観測される出力周波数が５０
ＭＨｚであれば、リング発振回路１０の発振周波数は４
５０　Ｍｌｌｚ又は５５０ＭＩＩ７．のいずれかである
ことが判り、インバータ２のゲート遅延は１．２３　ｐ
　ｓ他は９９ｐｓのいずれかであることが判る。

次に、入力パッド８に５１０Ｍｔｌｚの信号を入力した
とき、出力パッドっで観測される発振周波数が６０Ｍｔ
ｌｚであれば、リング発振回路１０の発振周波数は４５
０Ｍ１（Ｚ又は５７０　ＭＨｚのいずれがで発振してい
ることになり、リング発振回路１−０の発振は、４５０
　ＭＨｚであると認識できるので、インバータ２のゲー
ト遅延は１２３ｐｓであると判断てきる。

第１図に示す予測回路のレイアウトパターンの面積は、
入力バッファ３が２０，０００μｍ２　（］００Ｘ２０
０＞　、リング発振回路１０が１０８，０００μｍ２　
（６０Ｘ２００Ｘ９）、掛算器４が３０，０００μｍ２
　（１５０Ｘ２００）、出力バッファ５が１００．００
０　ｔ、ｔ、ｍ２　（５００Ｘ２００）　、内部電圧発
生回路６が１８０，０００　μｍ　２（９００Ｘ　２０
０　）て、合計４３８，０００μｍ２となり、前述した
従来例の１／３以下とすることができる。

第８図は本発明の第２の実施例のチップレイアウト図で
ある。

第８図に示すように、第２の実施例はチップ１ａ上に１
３段のインバータ２ａがら成るリング発振回路１０１と
、１５段のインバータ２゜がら成るリング発振回路１０
ｂと、各々のリング発振回路１０．．１０ｂの出力が入
力された掛算器４ａと、掛算器４ａの出力か入力された
出力バッファ５と、出力バッファ５に接続された出力パ
ッドつと、インバータ２ａとインバータ２ｃと掛算器４
．と出力バッファ５とに定電圧を墜える内部電圧発生回
路６ａとを備える予測回路と、リング発振回路１０−．
１０ｂと掛算器４ａと出力バッファ５と内部電圧発生回
路６ａに電源を供給する電源パッドつと、主回路１１と
パッド１２とを含んで構成される。

インバータ２ａ及びインバータ２゜のゲート遅延ｔｐｄ
２．ｔｐｄ３をともに１００ｐｓとすると各々のリング
発振回路１０．．１０．の発振周波数はそれぞれ３８４
ＭＨｚ、３３３Ｍ）Ｉｚとなり、従って、出力パッド９
に出力される一番低い周波数は５１ＭＨｚとなり、容易
に周波数カウンタにより周波数を測定することが可能と
なる。

ＥＣＬで構成した第２の実施例のレイアウトパターンの
面積は１３段のリング発振回路１０．が１５６．０００
　μｍ２（６０Ｘ２００Ｘ１３）、１５段のリング発振
回路１０ｂが１８０，０００　ｔｔｍ２（６０ｘ２００
ｘｌ　５）　、掛算器４ａが３０，０００μｍ２（１５
０Ｘ２００＞　、出力バッファ５が１００，０００μｍ
２　（５００Ｘ２００）、内部電圧発生回路６ａがｌＨ
，０００μｍ２　（９００Ｘ２００）で合計４６６．０
Ｑ（１）ｔ　ｍ　”となり従来例の約１／３の面積です
む。

第２の実施例では、掛算器４１への２人力がともにリン
グ発振回路の出力となっており、パルスジェネレータに
より外部から信号を入力することなく、インバータのゲ
ート遅延を判断できる利点がある。

〔発明の効果〕

以上説明したように本発明は、半導体集積回路内に設け
た予測回路のリング発振回路と出力バッファの間に掛算
器を設けることにより、ウェーハ状態で機能ブロックの
動作速度を見積るための予測回路のレイアウトパターン
の面積を従来の１／３程度にできる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のチップレイアウト図、
第２図〜第５図はそれぞれ第１図の大カバッファ、イン
バータ、出力バッファ及び掛算器の回路図、第６図は第
１図の掛算器の出力信号の周波数分布図、第７図は第１
図の第１の実施例の出力周波数を測定する測定装置のブ
ロック図、第８図は本発明の第２の実施例のチップレイ
アウト図、第９国は従来の半導体集積回路の一例のチッ
プレイアウト図である。 １．１−．１ｂ・・・チップ、２．２．．２ｂ２ｏ・・
・インバータ、３・・・入力バッファ、４，４ａ・・・
掛算器、５・・・出力バッファ、６．６−．６ｂ・・・
内部電圧発生回路、７・・・電源パッド、８・・・入力
パッド、９・・・出力パッド、９ａ・・・探針、９ｂ・
・・低域フィルタ、９ｏ・・・周波数カウンタ、１０，
１０゜１０ｂ、１０ｏ・・・リング発振回路、１１・・
・主回Ｊ各、１２・・・パッド。 ６ａ部電圧全７Ｉ口躇、７’Ｅ派ノ÷、ビ、８人りパ、
、Ｆ１１．９ａ勺パ、・、ビ１０′Ｉワク”発υ氏口２
杏、１１Ｌ口路、／？パ・ソビ、５１図 区 」７図

Claims (1)

【特許請求の範囲】
1. 本来の機能を果す主回路に電源を供給する第１の電源パ
   ッドと分離して設けた第２の電源パッドと、該第２の電
   源パッドから電源が供給される複数段のインバータから
   成るリング発振回路と入力端が該リング発振回路の出力
   端に接続される掛算器と入力端が該掛算器の出力端に接
   続される出力バッファとを備え前記主回路の性能を予測
   するための予測回路とを含むことを特徴とする半導体集
   積回路。