JPS59181548A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59181548A JPS59181548A JP5359083A JP5359083A JPS59181548A JP S59181548 A JPS59181548 A JP S59181548A JP 5359083 A JP5359083 A JP 5359083A JP 5359083 A JP5359083 A JP 5359083A JP S59181548 A JPS59181548 A JP S59181548A
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- JP
- Japan
- Prior art keywords
- oscillator
- logic circuit
- frequency
- test
- semiconductor device
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/24—Marginal checking or other specified testing methods not covered by G06F11/26, e.g. race tests
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Relating To Insulation (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（、） 発明の技術分野
本発明は、半風体集積回路チップ内にリングオシレータ
および分周器を内蔵させることによシウエハー上での高
周波テスト終了後にした半導体装置に関する。
および分周器を内蔵させることによシウエハー上での高
周波テスト終了後にした半導体装置に関する。
（ｂ） 従来技術の問題点
近年、高速で動作する集積回路（Ｉｃ）として、数ＧＨ
ｚ帯のクロック周波数で動作するＩＣ例えばＥＣＬ集積
回路等が実用化されるようになってきている。ところで
、このようなＩＣに対しては、ウェハーテスト（すなわ
ち、ウエノ・−全多数の半導体集積回路テップに切断す
る前の状態におけるテスト）においては、グロパーの各
声が大きく高周波信号を入出力させることが不可能であ
る（１００ＭＨｚ位が限度である）。従って、１枚のウ
ェハーを個々の集積回路チップに切断しで、チップ毎に
パッケージに収容した後に高周波入出力に対するテスト
が行なわれている。しかしながら、集積回路テップをパ
ッケージに収容した後に高周波入力に対するテストを行
った場合には、一枚のウエノ・−から多数のＩＣが作ら
れるため大量のＩＣが不良となることがある。この場合
、・ｅヮケージ組立後なので、パッケージの組立コスト
も無駄になり、非常に問題である。
ｚ帯のクロック周波数で動作するＩＣ例えばＥＣＬ集積
回路等が実用化されるようになってきている。ところで
、このようなＩＣに対しては、ウェハーテスト（すなわ
ち、ウエノ・−全多数の半導体集積回路テップに切断す
る前の状態におけるテスト）においては、グロパーの各
声が大きく高周波信号を入出力させることが不可能であ
る（１００ＭＨｚ位が限度である）。従って、１枚のウ
ェハーを個々の集積回路チップに切断しで、チップ毎に
パッケージに収容した後に高周波入出力に対するテスト
が行なわれている。しかしながら、集積回路テップをパ
ッケージに収容した後に高周波入力に対するテストを行
った場合には、一枚のウエノ・−から多数のＩＣが作ら
れるため大量のＩＣが不良となることがある。この場合
、・ｅヮケージ組立後なので、パッケージの組立コスト
も無駄になり、非常に問題である。
（ｃ） 発明の目的
本発明の目的は、高速で動作する集積回路においてチッ
プ内に高周波発振器および分周器を内蔵さ−）すること
Ｋより、数ＧＨｚの高周波信号入力に対するウェハー状
態での動作テスト終了後にすることにある。
プ内に高周波発振器および分周器を内蔵さ−）すること
Ｋより、数ＧＨｚの高周波信号入力に対するウェハー状
態での動作テスト終了後にすることにある。
（（１）発明の構成
本発明に訃いてシま、論理回路が形成された集積回路チ
ップ内に、該論理回路に要求される動作周波数と同じか
もしくけそれよりも高い周波数の信閃全発生する発振器
を備え、該集積回路チップのテスト時に、該発振器の出
力を該論理回路に入力し、テスト終了後には該発振器の
出力を該論理回路からｌＳ１．ｌ離せる様にしたことを
特徴どする半導体装置が提■１、される。
ップ内に、該論理回路に要求される動作周波数と同じか
もしくけそれよりも高い周波数の信閃全発生する発振器
を備え、該集積回路チップのテスト時に、該発振器の出
力を該論理回路に入力し、テスト終了後には該発振器の
出力を該論理回路からｌＳ１．ｌ離せる様にしたことを
特徴どする半導体装置が提■１、される。
（ｅ） 発明の実施例
本発明による半導体装置のいくつかの実施例を図を用い
て以下に説明する。
て以下に説明する。
第１図は、本発明の一実施例として半導体装置を示す。
第１図の半導体装置は、同一テッグ内に集積回路として
形成される、論理回路１、高周波信号発振器２、および
分周器３ｆ：有する。論理回路１は入力端４、試験用入
力端４′、出力端５および試験用出力端イをイｊし、高
周波信号発振器２は出力端６を有し、分周器３は入力端
７および出力端８を有する。論理回路１は、数ＧＨｚ稈
度の高周波動作を行うことが要求されるものとする。入
出力端／Ｉ 、 ４’ 、 ５ 、５’ 、 ６ 、７
、８は集積回路テップ上に・セットとして形成さノす
る。高周波イ言月発振器２と１７で、例えばリングオシ
１ノータを用いることができ、論理回路１に入力される
信号の周波数と同じか、もしくはそれよりも高い周波数
のイｉ号全発生する。第１図の半導体装置は、同一ウニ
／・−内（・（多数個形成される。このような状態にお
いて、高速ｒＭ＋作のテストを行うためＶこ、論理回路
１０入力端４′と発１９器２の出力端６、および、論理
回路１の試験用出力端５′と分周器３の入力端７が、図
に破線で示されるように、パッド間をワイヤ等により接
続することにより短絡される。これにＪ：す、数ＧＨｙ
、帯の発振器出力が論理回路１に人力され、論理回路１
の出力信号にｔ分周器３において、ゾロバー等により観
測可能な周波数寸で分周される。従って、第１図の半導
体装置においては、ウェハー状態の１丑で論理回路に対
する高周波ｆ＋作のデスｌ−を行うことができる。テス
ト時に用いた短絡用５ｇ体は、テスト終了後に取り外さ
れる。
形成される、論理回路１、高周波信号発振器２、および
分周器３ｆ：有する。論理回路１は入力端４、試験用入
力端４′、出力端５および試験用出力端イをイｊし、高
周波信号発振器２は出力端６を有し、分周器３は入力端
７および出力端８を有する。論理回路１は、数ＧＨｚ稈
度の高周波動作を行うことが要求されるものとする。入
出力端／Ｉ 、 ４’ 、 ５ 、５’ 、 ６ 、７
、８は集積回路テップ上に・セットとして形成さノす
る。高周波イ言月発振器２と１７で、例えばリングオシ
１ノータを用いることができ、論理回路１に入力される
信号の周波数と同じか、もしくはそれよりも高い周波数
のイｉ号全発生する。第１図の半導体装置は、同一ウニ
／・−内（・（多数個形成される。このような状態にお
いて、高速ｒＭ＋作のテストを行うためＶこ、論理回路
１０入力端４′と発１９器２の出力端６、および、論理
回路１の試験用出力端５′と分周器３の入力端７が、図
に破線で示されるように、パッド間をワイヤ等により接
続することにより短絡される。これにＪ：す、数ＧＨｙ
、帯の発振器出力が論理回路１に人力され、論理回路１
の出力信号にｔ分周器３において、ゾロバー等により観
測可能な周波数寸で分周される。従って、第１図の半導
体装置においては、ウェハー状態の１丑で論理回路に対
する高周波ｆ＋作のデスｌ−を行うことができる。テス
ト時に用いた短絡用５ｇ体は、テスト終了後に取り外さ
れる。
第２図は、本発明の他の実施例としての半導体装置を示
す。第２図の半導体装Ｎけ、第１図の装置１ｑと同様に
、論理回路］、高周波信号発振器２、および分周器３を
有するが、発振器２の出力がヒユーズ９により予め論理
回路Ｉの入力に＠続され、分周器３０入力がヒユーズ１
０によシ予め論理回路１の出力に接続されている点で第
１図の装置と異なる。第２図の半導体装置においても、
ウエノ・−状１態において高周波動作のテストを行うこ
とができ、高周波動作のテストが終了した後Ｖこヒユー
ズ９ 、１ （ｌの両端に外部から電圧全印加すること
Ｖこよ！７発振器２および分周器３を論理回路１から切
シ離すことができる。ヒユーズ９．１０は、Ａｔ配線層
才たは前リシリコン配線層により形成することが可能で
ある。
す。第２図の半導体装Ｎけ、第１図の装置１ｑと同様に
、論理回路］、高周波信号発振器２、および分周器３を
有するが、発振器２の出力がヒユーズ９により予め論理
回路Ｉの入力に＠続され、分周器３０入力がヒユーズ１
０によシ予め論理回路１の出力に接続されている点で第
１図の装置と異なる。第２図の半導体装置においても、
ウエノ・−状１態において高周波動作のテストを行うこ
とができ、高周波動作のテストが終了した後Ｖこヒユー
ズ９ 、１ （ｌの両端に外部から電圧全印加すること
Ｖこよ！７発振器２および分周器３を論理回路１から切
シ離すことができる。ヒユーズ９．１０は、Ａｔ配線層
才たは前リシリコン配線層により形成することが可能で
ある。
第１Ｉ）または第２図の半導体装置における発振￥：÷
２どしてに１第３図（Ａ）−またけ（Ｂ）に示されるよ
うなリングオシレータを用いることができる。枦、３図
（、Ａ）の発振器、は、ｎ段の反転ケ゛−ト１ ］、
−１。
２どしてに１第３図（Ａ）−またけ（Ｂ）に示されるよ
うなリングオシレータを用いることができる。枦、３図
（、Ａ）の発振器、は、ｎ段の反転ケ゛−ト１ ］、
−１。
１１−２．・・、１１−ｎからなるリングオシレータ部
と出力・クソファ１２から構成され、その発振周波数は
、 であυ、Ｔｐｄけゲート１段当シの遅延時間であシ、ｎ
ｌｆ′ゲート段数（奇数）である。捷た、第３図１（Ｂ
）の発振器は、ｎ段の反転グー１−１１−１ 、１１−
２、・・・、１１−ｎから々るリングオンレータ部の後
段にに段のンリップフロソプ１３〜１ 、１．３−２、
・・・、１３−ｋから々るプリスケーラ部を有する。第
３図（Ｂ）の発振器の発振周波数は、と々る。
と出力・クソファ１２から構成され、その発振周波数は
、 であυ、Ｔｐｄけゲート１段当シの遅延時間であシ、ｎ
ｌｆ′ゲート段数（奇数）である。捷た、第３図１（Ｂ
）の発振器は、ｎ段の反転グー１−１１−１ 、１１−
２、・・・、１１−ｎから々るリングオンレータ部の後
段にに段のンリップフロソプ１３〜１ 、１．３−２、
・・・、１３−ｋから々るプリスケーラ部を有する。第
３図（Ｂ）の発振器の発振周波数は、と々る。
また、本発明による半導体装置における分局器３０１例
が第４図に示される。第４図の分局器の構成は、第３図
（Ｂ）の発振器のプリスケーラ部と同一である。尚、上
記２つの実施例では、テスト用の発振器と分局器を共に
内蔵した形としたが論理回路の出力信号の周波数と必ず
しも同じものではないので、その様な場合には発振器の
みを内蔵するだけでも良い。
が第４図に示される。第４図の分局器の構成は、第３図
（Ｂ）の発振器のプリスケーラ部と同一である。尚、上
記２つの実施例では、テスト用の発振器と分局器を共に
内蔵した形としたが論理回路の出力信号の周波数と必ず
しも同じものではないので、その様な場合には発振器の
みを内蔵するだけでも良い。
第５図は、第１図の半導体装置のチップ上での概略的平
面配置図である。第５図の参照番号１゜２、・・・、８
ｉｄ第１図に対応するものであシ、１４は論理回路１の
その他の信号パッド、１５．１５’Ｖｌ電源パツドを示
す。
面配置図である。第５図の参照番号１゜２、・・・、８
ｉｄ第１図に対応するものであシ、１４は論理回路１の
その他の信号パッド、１５．１５’Ｖｌ電源パツドを示
す。
第６図は第２図に対応する半導体装置のチップ上での概
略的平面配置図である。１６．１６’はヒーーズ回路で
、外部からの制御信号でヒユーズは切断される。
略的平面配置図である。１６．１６’はヒーーズ回路で
、外部からの制御信号でヒユーズは切断される。
（［） 発明の効果
本発明によれは、数ＧＨｚの高周波動作を要求される集
積回路において、高周波動作のテストをウェハー状態の
１１で行うことが可能になる。従って、歩留シを大幅に
向上でき、且つ信頼性も向上する０
積回路において、高周波動作のテストをウェハー状態の
１１で行うことが可能になる。従って、歩留シを大幅に
向上でき、且つ信頼性も向上する０
第１図は、本発明の一実施例としての半導体装置を示し
、 第２図は、本発明の他方の実施例としての半導体装置を
示し、 第３図囚、（ト））は、第１図および第２図の半導体装
置における発振器の構成例を示し、 第４図は、第１図および第２図の半導体装置における分
局器の構成例を示し、 第５図は、第１図の半導体装置の概略的平面配置図を示
し、 第６図は、第２図の半導体装置の概略的平面配置図を示
す。 （符号の説明） １：論理回路、２：高周波信号発振器、３；分周器、４
、４’ ：論理回路の入カッｅッド、５ 、５′：論
理回路の出力ノクソド、６：発振器の出力パッド、７
分周器の入カパソド、８：分周器の出力パッド、９，１
０：ヒユーズ、１１−１〜１１−ｎ ：反転ダート、１
２：出力バッファ、１３−１〜１３−１にフリ、プフロ
ップ、１４ ニー１ｇ号ノぐラド、ｌ ５ 、 ］ ５
’ ：電源７ぢド、１６．１６’：ヒーーズ回路。 特許出願人 富土辿医式会社 特許出願代理人 弁理士 青 木 朗 弁Ｄ＋ 西 舘 和 之 弁理士 内 １） 幸 列 弁理士 山 口 昭 之 第１図 ］ 第２図 第３図 （Ａ） （Ｂ） 第４図 第５図
、 第２図は、本発明の他方の実施例としての半導体装置を
示し、 第３図囚、（ト））は、第１図および第２図の半導体装
置における発振器の構成例を示し、 第４図は、第１図および第２図の半導体装置における分
局器の構成例を示し、 第５図は、第１図の半導体装置の概略的平面配置図を示
し、 第６図は、第２図の半導体装置の概略的平面配置図を示
す。 （符号の説明） １：論理回路、２：高周波信号発振器、３；分周器、４
、４’ ：論理回路の入カッｅッド、５ 、５′：論
理回路の出力ノクソド、６：発振器の出力パッド、７
分周器の入カパソド、８：分周器の出力パッド、９，１
０：ヒユーズ、１１−１〜１１−ｎ ：反転ダート、１
２：出力バッファ、１３−１〜１３−１にフリ、プフロ
ップ、１４ ニー１ｇ号ノぐラド、ｌ ５ 、 ］ ５
’ ：電源７ぢド、１６．１６’：ヒーーズ回路。 特許出願人 富土辿医式会社 特許出願代理人 弁理士 青 木 朗 弁Ｄ＋ 西 舘 和 之 弁理士 内 １） 幸 列 弁理士 山 口 昭 之 第１図 ］ 第２図 第３図 （Ａ） （Ｂ） 第４図 第５図
Claims (1)
- 【特許請求の範囲】 論理回路が形成きれた集積回路チップ内に、該論理回路
に要求される動作周波数と同じかもしくはそれよりも高
い周波数の信号を発生する発振器を備え、 該集積回路チップのテスト時に、該発振器の出力を該論
理回路に入カレ、テスト終了後には該発振器の出力を該
論理回路から切離せる様にしたことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5359083A JPS59181548A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5359083A JPS59181548A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181548A true JPS59181548A (ja) | 1984-10-16 |
Family
ID=12947080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5359083A Pending JPS59181548A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181548A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0396272A2 (en) * | 1989-05-02 | 1990-11-07 | Kabushiki Kaisha Toshiba | IC device including test circuit |
| JPH06342042A (ja) * | 1993-05-31 | 1994-12-13 | Nec Corp | 半導体集積回路装置 |
| US5457400A (en) * | 1992-04-10 | 1995-10-10 | Micron Technology, Inc. | Semiconductor array having built-in test circuit for wafer level testing |
| US6529426B1 (en) | 1994-02-14 | 2003-03-04 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
| US6587978B1 (en) | 1994-02-14 | 2003-07-01 | Micron Technology, Inc. | Circuit and method for varying a pulse width of an internal control signal during a test mode |
| US9383766B2 (en) | 2013-01-09 | 2016-07-05 | International Business Machines Corporation | Chip performance monitoring system and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197831A (en) * | 1981-05-29 | 1982-12-04 | Nec Corp | Integration circuit chip |
-
1983
- 1983-03-31 JP JP5359083A patent/JPS59181548A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197831A (en) * | 1981-05-29 | 1982-12-04 | Nec Corp | Integration circuit chip |
Cited By (8)
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|---|---|---|---|---|
| EP0396272A2 (en) * | 1989-05-02 | 1990-11-07 | Kabushiki Kaisha Toshiba | IC device including test circuit |
| JPH02292855A (ja) * | 1989-05-02 | 1990-12-04 | Toshiba Corp | 半導体集積回路装置 |
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| US10006964B2 (en) | 2013-01-09 | 2018-06-26 | International Business Machines Corporation | Chip performance monitoring system and method |
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