JPS5984455A - 高密度メモリパツケ−ジ - Google Patents
高密度メモリパツケ−ジInfo
- Publication number
- JPS5984455A JPS5984455A JP57193390A JP19339082A JPS5984455A JP S5984455 A JPS5984455 A JP S5984455A JP 57193390 A JP57193390 A JP 57193390A JP 19339082 A JP19339082 A JP 19339082A JP S5984455 A JPS5984455 A JP S5984455A
- Authority
- JP
- Japan
- Prior art keywords
- level
- semiconductor
- semiconductor memory
- level conversion
- conversion circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、複数個の半導体メモリ集積回路を１個のパッ
ケージに搭載する高智度メモリパッケージに関する。
ケージに搭載する高智度メモリパッケージに関する。
従来技術
従来の半導体メモリ回路は、１個の半導体メモリチップ
を１個のセラばツクパッケージに搭載するか、または復
数の半導体メモリチップを１個のセラミックパッケージ
に搭載して各半導体メモリチップ−の入出力端子がそれ
ぞれセラミックパッケージの入出力端子へ接続された構
造とされる。従って、上述の従来の半導体メモリ回路を
、該メモリ回路の入出力電圧値と異なる信号電１圧値で
動作する論理製髄内で使用するためには、前記セラミッ
クパッケージの外に、レベル変換用半導体集積回路を搭
載′【−たセラミックパッケージを別に置く必要がある
。しかし、このような実装形態では、最近の論理装置の
高速度化、高密度化に対応する°ことは困難であり、ま
た低価格化することができないという欠点がある。
を１個のセラばツクパッケージに搭載するか、または復
数の半導体メモリチップを１個のセラミックパッケージ
に搭載して各半導体メモリチップ−の入出力端子がそれ
ぞれセラミックパッケージの入出力端子へ接続された構
造とされる。従って、上述の従来の半導体メモリ回路を
、該メモリ回路の入出力電圧値と異なる信号電１圧値で
動作する論理製髄内で使用するためには、前記セラミッ
クパッケージの外に、レベル変換用半導体集積回路を搭
載′【−たセラミックパッケージを別に置く必要がある
。しかし、このような実装形態では、最近の論理装置の
高速度化、高密度化に対応する°ことは困難であり、ま
た低価格化することができないという欠点がある。
発明の目的
本発明の目的は、上述の従来の欠点を解決し、半導体メ
モリ集積回路とレベル笈換用の半導体レベル変換集積回
路を組合せて同一パツケ〒ジに搭載するという従来にな
かった組合せ枯成の実装形態として高性能、高密贋のメ
モリパッケージを安価に提供することにある。
モリ集積回路とレベル笈換用の半導体レベル変換集積回
路を組合せて同一パツケ〒ジに搭載するという従来にな
かった組合せ枯成の実装形態として高性能、高密贋のメ
モリパッケージを安価に提供することにある。
発明の構成
本発明のパッケージは、複数個の半導体メモリ集積回路
を搭載し７たセラミック基板上に、入力端子のレベルを
変換して前記半導体メモリ集積回路へ供給する第１のレ
ベル変換回路および前記半導体メモリ集積回路の出力レ
ベルを変換して出力端子へ接続する第２のレベル変換回
路を含む１個以上の半導体レベル変換集積回路を併せて
搭載したことを特徴とする。
を搭載し７たセラミック基板上に、入力端子のレベルを
変換して前記半導体メモリ集積回路へ供給する第１のレ
ベル変換回路および前記半導体メモリ集積回路の出力レ
ベルを変換して出力端子へ接続する第２のレベル変換回
路を含む１個以上の半導体レベル変換集積回路を併せて
搭載したことを特徴とする。
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
第１図（ａ）は、本発明の一実施例を示す平面図、同図
（ｂ） ｒ、Ｉ：その側面図である。すなわち、セラミ
ック基板１０部品実装面１１には８個の半導体メモリ集
積回路２１がそれぞれチッソキャリア２に収容されて搭
載され、さらにテープキャリア３に収容さ７１．た２個
の半導体レベル変換集積回路３１がボンディングされて
いる。テープキャリア３は共通ツカ／” ＝ ３２ ニ
よって保護される。セラミック基板１の周縁部には入出
力端子］２が配列されていて、入出力端子１２とテープ
キャリア３０間はセラミック基板１の内部に形成された
多層配線１３によって相互に接続さカ、ている。寸だ、
セラミック基板１の裏面１４にはヒートシンク１５が取
付けられている。半導体レベル変換集積回路３１は、例
えば低電圧電流切換型論理レベル（以下ＣＩＶＩ Ｌレ
ベルという）をエミッタ結合型論理レベル（以下ＥＣＬ
Ｌ；ベルというンに変換する第１のレベル変換回路と、
ＥＣＬレベルをＣＭＬレベルに： 変換する第２のレベ
ル変換回路を含んで構成される。
（ｂ） ｒ、Ｉ：その側面図である。すなわち、セラミ
ック基板１０部品実装面１１には８個の半導体メモリ集
積回路２１がそれぞれチッソキャリア２に収容されて搭
載され、さらにテープキャリア３に収容さ７１．た２個
の半導体レベル変換集積回路３１がボンディングされて
いる。テープキャリア３は共通ツカ／” ＝ ３２ ニ
よって保護される。セラミック基板１の周縁部には入出
力端子］２が配列されていて、入出力端子１２とテープ
キャリア３０間はセラミック基板１の内部に形成された
多層配線１３によって相互に接続さカ、ている。寸だ、
セラミック基板１の裏面１４にはヒートシンク１５が取
付けられている。半導体レベル変換集積回路３１は、例
えば低電圧電流切換型論理レベル（以下ＣＩＶＩ Ｌレ
ベルという）をエミッタ結合型論理レベル（以下ＥＣＬ
Ｌ；ベルというンに変換する第１のレベル変換回路と、
ＥＣＬレベルをＣＭＬレベルに： 変換する第２のレベ
ル変換回路を含んで構成される。
１だ、半導体メモリ集積回路２１はＥＣＬレベルの入出
力信号で動作する集積回路である。半導体メモリ集積回
路２１の人、出力は前記セラミック基４反１の多層配線
１３によって半導体レベル変侯集槓回路３１の出、入力
とそれぞｆ′Ｌ接続されており、セラミック基板１の人
力端子１２から入力したＣＭＬレベルの信号は前記第１
のレベル変換回路でＥＣＬレベルに変便されて半導体メ
モリ集積回路２１に入力し、半導体メモリ集積回路２１
の出力するＥＣＬレベルの信号は第２の半導体レベル変
換回路によってＣＭＬレベルに変換されて出力端子１２
から外部へ出力される。
力信号で動作する集積回路である。半導体メモリ集積回
路２１の人、出力は前記セラミック基４反１の多層配線
１３によって半導体レベル変侯集槓回路３１の出、入力
とそれぞｆ′Ｌ接続されており、セラミック基板１の人
力端子１２から入力したＣＭＬレベルの信号は前記第１
のレベル変換回路でＥＣＬレベルに変便されて半導体メ
モリ集積回路２１に入力し、半導体メモリ集積回路２１
の出力するＥＣＬレベルの信号は第２の半導体レベル変
換回路によってＣＭＬレベルに変換されて出力端子１２
から外部へ出力される。
第２図は、上述の電気接続を示す図であり、信号入力端
子５１から入力した信号は、半導体レベル変換集積回路
６０に形成されたＣＭＬ−ｇｃＬ変換回路６１を介して
信号配線７１を通して半導体メモリ集積回路９１に入力
し、その出力は信号配線８１を通ってＥＣＬ−ＣＭＬ変
換回路６２を介して信号出力端子５２から外部へ出力さ
れる。
子５１から入力した信号は、半導体レベル変換集積回路
６０に形成されたＣＭＬ−ｇｃＬ変換回路６１を介して
信号配線７１を通して半導体メモリ集積回路９１に入力
し、その出力は信号配線８１を通ってＥＣＬ−ＣＭＬ変
換回路６２を介して信号出力端子５２から外部へ出力さ
れる。
なお電１諒入力端子５３からは半導体レベル変換集積回
路６０および半導体メモリ集積回路９１に動作用の電源
が供給される。半導体レベル変換集積回路６０．半導体
メモリ集積回路９１の構成、動作等はそれぞれ従来の同
様な回路と同じて゛あるので詳細な説明は省略する。ま
たこれらを接続する多層配線は公知の従来技術によって
形成することができる。
路６０および半導体メモリ集積回路９１に動作用の電源
が供給される。半導体レベル変換集積回路６０．半導体
メモリ集積回路９１の構成、動作等はそれぞれ従来の同
様な回路と同じて゛あるので詳細な説明は省略する。ま
たこれらを接続する多層配線は公知の従来技術によって
形成することができる。
本実施例においては、１個の半導体メモリ集積回路の記
憶等量の８倍の大容量集積回路をＣＭ’Ｌレベルの入出
力信号によって動作させることができ、しかも安価なＥ
ＣＬ半導体メモリ集積回路がＣＭ Ｌレベルの論理装置
内で使用可能となる効果がある。
憶等量の８倍の大容量集積回路をＣＭ’Ｌレベルの入出
力信号によって動作させることができ、しかも安価なＥ
ＣＬ半導体メモリ集積回路がＣＭ Ｌレベルの論理装置
内で使用可能となる効果がある。
本発明は、上記実施例に限定されることなく、Ｋ１１え
ばメモリパッケージの入出力信号がＥＣＬレベル、半導
体メモリ集積回路の入出力信号がＴＴＬレベルであるよ
うな任意の組合せとすることは勿論可能である。また、
集積回路の却、模が小さい場合はヒートシンクを使用し
ないでも良い。この場合ケ」、セラミック基板の入出力
端子を部品実装面の反対側の面に配置するなど各種の変
形が可能である。また、半導体レベル変換集積回路をチ
ッソキャリアに収容するとか、半導体メモリ集積回路を
テープキャリアに収容しセラミック基板上にボンディン
グした後、すべての半導体集積回路を保護する共通のカ
バーを設けるとかの実装構造としても良い。
ばメモリパッケージの入出力信号がＥＣＬレベル、半導
体メモリ集積回路の入出力信号がＴＴＬレベルであるよ
うな任意の組合せとすることは勿論可能である。また、
集積回路の却、模が小さい場合はヒートシンクを使用し
ないでも良い。この場合ケ」、セラミック基板の入出力
端子を部品実装面の反対側の面に配置するなど各種の変
形が可能である。また、半導体レベル変換集積回路をチ
ッソキャリアに収容するとか、半導体メモリ集積回路を
テープキャリアに収容しセラミック基板上にボンディン
グした後、すべての半導体集積回路を保護する共通のカ
バーを設けるとかの実装構造としても良い。
発明の効果
以上のように、本発明においては、同一のセラミック基
板上に複数個の半導体メモリ集積回路と１個以上の半導
体レベル変換集積回路とを搭載し、前記半導体メモリ集
積回路の入出力レベルを前記半導体レベル変換集積回路
によってレベル変換して外部へ接続する構成としたから
、１個のパッケージで高性能太各量のメモリ回路が安価
に提供できる効果がある。Ａた、任意の論理レベルで動
作する論理装置内で使用することが可能である。
板上に複数個の半導体メモリ集積回路と１個以上の半導
体レベル変換集積回路とを搭載し、前記半導体メモリ集
積回路の入出力レベルを前記半導体レベル変換集積回路
によってレベル変換して外部へ接続する構成としたから
、１個のパッケージで高性能太各量のメモリ回路が安価
に提供できる効果がある。Ａた、任意の論理レベルで動
作する論理装置内で使用することが可能である。
第１図（ａ）は本発明の一実施例を示す平面図、同図（
ｂ）はヤの側面１ネ１、第２図は上記実施１り１」の゛
１ｌｌｔ気的接続を示す図である。 図において、１・・・セラミック基板、２・・チップキ
ーＶリア、３・・・テープキャリア、１１・・・部品実
装面、１２・・・人、出力端子、１３−・・多層配線、
１４・・・１乙ラミツク基板の製函、１５・・・ヒート
シンク、２１．９１・・・半導体メモリ集積回路、３１
．６０・・・半導体レベル変換集積回路、３２・・・カ
バー、５１・・・信号入力端子、５２・・・信号出力端
子、５３・・・電源入力端子、６１・・・ＣＩＶＩ Ｌ
−Ｅ ＣＬ変換回路、６２・・・ＥＣＬ−ＣＭＬ変換
回路、７ ］、 、 ８１・・・信号配線。 代理人弁理士 住 １）俊 宗 ムｊ１図 第２図
ｂ）はヤの側面１ネ１、第２図は上記実施１り１」の゛
１ｌｌｔ気的接続を示す図である。 図において、１・・・セラミック基板、２・・チップキ
ーＶリア、３・・・テープキャリア、１１・・・部品実
装面、１２・・・人、出力端子、１３−・・多層配線、
１４・・・１乙ラミツク基板の製函、１５・・・ヒート
シンク、２１．９１・・・半導体メモリ集積回路、３１
．６０・・・半導体レベル変換集積回路、３２・・・カ
バー、５１・・・信号入力端子、５２・・・信号出力端
子、５３・・・電源入力端子、６１・・・ＣＩＶＩ Ｌ
−Ｅ ＣＬ変換回路、６２・・・ＥＣＬ−ＣＭＬ変換
回路、７ ］、 、 ８１・・・信号配線。 代理人弁理士 住 １）俊 宗 ムｊ１図 第２図
Claims (1)
- 複数個の半導体メモリ集積回路を搭載したセラミック基
板上に、入力端子のレベルを変換して前記半導体メモリ
年債回路へ供給する第１のレベル変換回路および前記半
導体メモリ集積回路の出力レベルを変換して出力端子へ
接続する第２のレベル変換回路を含む１個以上の半導体
レベル変換集積回路を併せて搭載したことを特徴とする
高密度メモリパッケージ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193390A JPS5984455A (ja) | 1982-11-05 | 1982-11-05 | 高密度メモリパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193390A JPS5984455A (ja) | 1982-11-05 | 1982-11-05 | 高密度メモリパツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5984455A true JPS5984455A (ja) | 1984-05-16 |
Family
ID=16307135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57193390A Pending JPS5984455A (ja) | 1982-11-05 | 1982-11-05 | 高密度メモリパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984455A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4742385A (en) * | 1985-08-07 | 1988-05-03 | Nec Corporation | Multichip package having outer and inner power supply means |
| JPS6486393A (en) * | 1987-09-28 | 1989-03-31 | Nec Corp | Memory card |
-
1982
- 1982-11-05 JP JP57193390A patent/JPS5984455A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4742385A (en) * | 1985-08-07 | 1988-05-03 | Nec Corporation | Multichip package having outer and inner power supply means |
| JPS6486393A (en) * | 1987-09-28 | 1989-03-31 | Nec Corp | Memory card |
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