KR19990010762A - 반도체 소자 패키지 - Google Patents

Abstract

반도체 소자 패키지를 개시하고 있다. 본 발명에 따르면, 칩의 중앙에 패드가 위치하는 구조와 가장자리에 패드가 위치하는 구조를 합친 H형의 패드 구조를 채용하고, 하나의 리드에서 두 개의 와이어를 뽑아내에 두 개의 패드에 연결하기 때문에, 별도의 전원공급 핀, VDDQ 핀을 추가하지 않고 전원을 보충할 수 있으며, 핀의 배치는 종래의 것과 동일하게 유지할 수 있다. 결과적으로, 호환성을 유지할 수 있다.

Description

반도체 소자 패키지

본 발명은 반도체 소자 패키지에 관한 것으로, 특히, 별도의 핀 추가없이 전원을 보충할 수 있도록 하는 반도체 소자 패키지에 관한 것이다.

반도체 제품들이 여러 논리 조합들에 의해 신호를 발생시키는데 있어서, 신호들의 지연시간은 매우 중요한 고려사항이다. 각종 신호들의 마진을 고려해야하는 이유가 이 신호들의 지연시간에 있다고 할 수 있다.

그러므로 고성능의 반도체 제품을 만들기 위해서는 지연시간을 최소화시켜야 하는데, 그 방법중의 하나가 전원전압의 레벨을 안정화시키는 것이다. 많은 부하를 구동시키는데 있어서, 전원이 충분한 전류를 공급해 주지 못하면 전원전압 레벨이 떨어지면서 자연히 지연시간이 증가하게 된다.

따라서, 지연시간을 줄여주기 위해서는 구동회로에 공급되는 전원전압을 안정되게 구성하여야하며, 또한 많은 부하를 구동시키는 경우에는 각 구동회로에 공급되는 전원을 분리해줄 필요가 있다. 특히 외부 시스템에 연결되어 있는 구동회로의 경우에는 매우 큰 부하들을 구동시키고 있기 때문에 공급되는 전원들을 다른 회로에 쓰이는 전원들과 분리시키고 있는 실정이다.

예를 들어, 100 핀짜리 QFP(Quad Flat Package) 표분에 따라 핀을 배치할 경우 일부 가장자리, 예컨대 오른쪽 가장자리에 전원공급핀인 VDDQ 핀이 없기 때문에 다른쪽에 비해 취약한 면을 보인다. 가장자리에 패드를 배치하는 구조일 경우 이러한 취약점을 보완하기 위해서는 패드 및 핀을 추가로 배치하여야하는데, 이렇게 표준을 바꾸게 되면 기존의 제품과 호환성이 없어지기 때문에 받아들여지기가 쉽지 않다.

도 1은 종래의 반도체 소자를 개략적으로 도시한 평면도로서, 칩(10) 가장자리에 패드(15)가 배치되어 있으며, 이 경우 도시된 바와 같이, 리드(20)와 패드(15)가 나란히 배치되게 된다. 따라서, 전원공급을 위한 별도의 핀을 추가하여야만 와이어(25)를 연결할 수 있다. 즉, 핀의 추가 없이는 전원을 충족시켜주기가 불가능하다.

본 발명이 이루고자하는 기술적 과제는, 별도의 핀 추가없이 전원을 보충할 수 있도록 하는 반도체 소자 패키지를 제공하는 것이다.

도 1은 종래의 반도체 소자를 개략적으로 도시한 평면도이다.

도 2는 본 발명에 따른 반도체소자를 개략적으로 도시한 평면도이다.

상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자 패키지는, 반도체 칩과, 상기 반도체 칩을 외부 회로와 연결하기 위한 복수개의 리드들과, 상기 리드들과 와이어를 통해 전기적으로 연결되며, 상기 칩의 중앙 및 가장자리부에 일렬로 나열된 복수개의 패드들을 구비하고, 상기 복수개의 패드들 중, 중앙에 위치한 패드 중 하나와 가장자리에 위치한 패드 중 하나가, 각각과 전기적으로 접속되는 와이어를 통해 하나의 리드와 연결된다.

이와 같이 본 발명에 따르면, 칩의 중앙에 패드가 위치하는 구조와 가장자리에 패드가 위치하는 구조를 합친 H형의 패드 구조를 채용하고, 하나의 리드에서 두 개의 와이어를 뽑아내에 두 개의 패드에 연결하기 때문에, 별도의 전원공급 핀, VDDQ 핀을 추가하지 않고 전원을 보충할 수 있으며, 핀의 배치는 종래의 것과 동일하게 유지할 수 있다. 결과적으로, 호환성을 유지할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

도 2는 본 발명에 따른 반도체 소자 패키지를 개략적으로 도시한 평면도이다.

도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 칩(50)의 중앙과 가장자리부에 패드(55)가 위치하고 있다. 상기 패드(55)들은, 복수개의 리드(60)와 와이어(65)를 통해 각각 연결되어 있다.

여기서 칩 중앙에 위치한 패드(55)와 연결되는 리드(60) 중에서, 가장 바깥쪽에 위치한 리드에는 두 개의 와이어(65 및 65')가 접착되어 있다. 상기 두 개의 와이어 중 하나(65)는 칩 중앙에 위치한 패드(55)와 연결되며, 다른 하나는 칩 가장자리에 위치한 패드(55')와 연결된다.

이와 같이 본 발명에 따르면, 칩의 중앙에 패드가 위치하는 구조와 가장자리에 패드가 위치하는 구조를 합친 H형의 패드 구조를 채용하고, 하나의 리드에서 두 개의 와이어를 뽑아내에 두 개의 패드에 연결한다. 따라서, 별도의 전원공급 핀, VDDQ 핀을 추가하지 않고 전원을 보충할 수 있으며, 핀의 배치는 종래의 것과 동일하게 유지할 수 있다. 결과적으로, 호환성을 유지할 수 있을 뿐만 아니라, 실리콘 웨이퍼 상에 전원공급을 위한 버스의 면적을 줄일 수 있으므로 칩의 크기를 줄일 수 있어 칩의 제조단가 면에서도 유리하다.

이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나, 이에 한정되지 않고 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.

상술한 바와 같이 본 발명에 따르면, 별도의 전원공급 핀인 VDDQ 핀을 추가하지 않고도 전원을 보충할 수 있으며, 종래와 동일하게 핀을 배치할 수 있다. 따라서, 호환성을 유지할 수 있을 뿐만 아니라, 실리콘 웨이퍼 상에 전원공급을 위한 버스의 면적을 줄일 수 있으므로 칩의 크기를 줄일 수 있어 칩의 제조단가 면에서도 유리하다.

Claims (1)

1. 반도체 칩; 상기 반도체 칩을 외부 회로와 연결하기 위한 복수개의 리드들; 상기 리드들과 와이어를 통해 전기적으로 연결되며, 상기 칩의 중앙 및 가장자리부에 일렬로 나열된 복수개의 패드들을 구비하고, 상기 복수개의 패드들 중, 중앙에 위치한 패드 중 하나와 가장자리에 위치한 패드 중 하나가, 각각과 전기적으로 접속되는 와이어를 통해 하나의 리드와 연결된 것을 특징으로 하는 반도체 소자 패키지.