JPH04162658A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、外部接続端子の内
端部に半導体素子を搭載したＬＯＣ構造の半導体装置に
適用して有効な技術に関する。

〔従来の技術〕

メモリや論理素子などの半導体装置においては、素子サ
イズの大型化や、多機能化によるピン（外部接続端子）
数の増大なとの要請に対応すべく、いわゆるＬ　Ｏ’Ｃ
（Ｌｅａｄ　Ｏｎ　Ｃｈｉｐ）構造のものが出現するに
至っている。

すなわち、特開昭６１−２４１９５９号公報などの文献
に記載されているように、チップを封止するパッケージ
の内部に位置するピンの内端部に、絶縁物などを介して
当該チップを接着搭載し、ワイヤボンディングによって
両者を電気的に接続した構造とするものである。

また、この従来技術の場合には、規格などによって、矩
形パッケージの対辺の両端部に配置される同電位の電源
ピンの内端が、パッケージ内部において連接された一体
構造となっている。

〔発明が解決しようとする課題〕

上記の従来技術の場合には、チップ内の各種回路ブロッ
ク毎におけるノイズ発生レベルや、耐ノイズ特性の相違
について配慮しておらず、特定の回路ブロックにおいて
発生したノイズか、一体に連接された電源ピンを介して
、他の回路ブロックに波及することか避けられず、誤動
作を発生しやすいという問題かある。

また、前記従来技術の場合には、連接された電源ピンの
内端部は、チップ中央部に直線的に配置された構造であ
るため、当該中央部から遠い位置にある回路ブロックに
対しては、チップ内部にアルミニウムなどからなる金属
配線を敷設して電源幹線の引き回しを行うことが必要と
なる。このため、電源ピンなどよりも高抵抗のアルミニ
ウム配線に比較的容量の大きな電源電流か流れることと
なり、ノイズが発生しやすくなるという問題もある。

そこて、本発明の目的は、ノイズによる誤動作や性能低
下などを確実に防止することが可能な半導体装置を提供
することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、本発明になる半導体装置は、複数種の電源ピ
ンを各種毎に複数対備え、電源ピンおよび電源以外のピ
ンの内端部の上に絶縁物を介して半導体素子を搭載して
なる半導体装置であって、各対をなす電源ピンの内端部
を、半導体素子の搭載領域の内部において分離した構造
とするものである。

また、本発明になる半導体装置は、各対の電源ピンは、
半導体素子を封止する矩形のパッケージの対辺の両端部
にそれぞれ配置され、各対の電源ピンの分離された内端
部を、半導体装置の搭載領域の中央部の十字形の領域を
引き回す構造とするものである。

また、本発明になる半導体装置は、各対の電源ピンは、
半導体素子を封止する矩形のパッケージの対辺の中央部
にそれぞれ配置され、各対の電源ピンの分離された内端
部を、半導体装置の搭載領域の中央部の十字形の領域を
引き回す構造とするものである。

また、本発明になる半導体装置は、各対の電源ピンの分
離された内端部が、当該電源ピンを構成する第１の導体
よりも高インピーダンスの第２の導体によって接続した
構造とするものである。

また、本発明になる半導体装置は、各対をなす電源ピン
の分離された二つの内端部の各々に、半導体素子に形成
された各種回路ブロックを振り分けて接続してなるもの
である。

〔作用〕

上記した本発明になる半導体装置によれば、対をなす同
種の電源ピンが内端部において分離されているので、ノ
イズ特性などの異なる各種回路ブロック毎に振り分けて
、当該電源ピンを使用することができる。これにより、
ある回路ブロックで発生したノイズか電源ピンを介して
他の回路ブロックに波及することが阻止され、電源ノイ
ズなどに起因する誤動作や性能低下などを確実に防止す
ることができる。

また、対をなす同種の電源ピンの分離された内端部を当
該電源ピンよりも高インピーダンスの導体によって接続
することにより、交流成分などからなる電源ノイズの伝
播の防止と、直流の電源電流の導通とを両立させること
ができる。

また、同電位の対をなす同種の電源ピンが内端部におい
て分離されているので、半導体素子の搭載領域内におけ
る当該内端部の引き回しの自由度が格段に向上し、半導
体素子内に敷設すべき、比較的高抵抗値の電源配線構造
をより短くすることが可能となる。これにより、半導体
素子内の電源ラインを流れる電源電流などに起因する電
源ノイズの発生を抑止できるとともに、動作速度の高速
化を達成することができる。

〔実施例１〕 以下、図面を参照しながら、本発明の一実施例である半
導体装置の一例について図面を参照しながら詳細に説明
する。

第１図は、本発明の一実施例である半導体装置の構造の
一例を模式的に示す略平面図であり、第２図は、その全
体のピン配置の一例を示す説明図である。

本実施例の場合には、半導体装置の一例として、メモリ
ＬＳＩ製品に適用した場合について説明する。

矩形の半導体素子ｌの内部には、その４つの隅領域に複
数のメモリアレイ２が配置され、これらのメモリアレイ
２に取り囲まれたほぼ十字型の中央領域に、周辺回路３
が配置されている。

半導体素子１の長手方向の対辺の両端部には、同電位の
一対のＶ、電源ピン４．■、電源ピン５および、これら
とは異なる値の同電位をとるＶ　ｃ　ｃ電源ピン６、Ｖ
ｃｃ電源電源ピン上れぞれ配置され、これらの間に、電
源ピン以外のピン８が、第２図に示されるように、所望
のピッチに平行に配置されている。

そして、これらのｖ　、、を源ピン４．５およびＶｅｃ
ｔ源ピン６．７、さらには、電源ピン以外のピン８の内
端部に、図示しない樹脂などの絶縁物を介して、半導体
素子ｌの一生面が接着固定され、図示しないボンディン
グワイヤによって、当該内端部と、半導体素子１の表面
に配置された図示しないポンディングパッドとを電気的
に接続した構造となっている。

なお、上述のような、本実施例の半導体装置のピン配置
は、たとえばＳ　ＯＪ　（Ｓｍａｌｌ　０ｕｔｌｉｎｅ
　ＪＳｈａｐｅｄ）型パッケージの封止形態を採る１６
ＭＤＲＡＭについて、ＪＥＤＥＣの標準仕様に定められ
ている規格に合致するものである。

この場合、一対のｖ、、電源ピン４．５およびＶＣ電源
ピン６．７の内端部４ａ、内端部５ａおよび内端部６ａ
、内端部７ａは、半導体素子ｌの搭載領域の内部におい
て相互に分離した構造となっており、互いに平行に、十
字型の周辺回路３の配置領域の全体を引き回されている
。

すなわち、Ｖ　ａ　Ｉ電源ピン４およびＶ　ｃ　ｅ電源
ピン６の内端部４ａおよび６ａは、第１図の周辺回路３
のほぼ上側半分を引き回され、ｖ、を源ピン５および■
。電源ピン７の内端部５ａおよび７ａは、はぼ下側半分
の領域上を引き回されている。

そして、周辺回路３のうち、周辺回路３において比較的
大きなノイズを発生する回路を下辺に、耐ノイズ性の低
い回路を上辺にそれぞれ配置し、同種のＶ、を源ピン４
，５の内端部４ａ、５ａおよびｖ、、電源ピン６．７の
内端部６ａ、７ａに、両者を振り分けて接続する。

これにより、一方で発生した電源ノイズがＶ　ａ　ｇ電
源ピン４，５およびＶ　ｃ　ｃ電源ピン６．７を介して
他方に波及することがなくなり、半導体素子ｌの誤動作
を確実に防止することができる。

また、十字形の周辺回路３のほぼ全領域にわたってｖ、
、を源ピン４，５およびＶ　ｅ　ｃ電源ピン６゜７の内
端部４ａ、５ａおよび内端部６ａ、７ａが引き回されて
いるので、当該周辺回路３のどの位置の回路要素とも、
最短の内部電源配線長さで接続することが可能となり、
電源インピーダンスを最小にすることができる。

これにより、半導体素子１の内部の電源配線に生じるノ
イズを最小にすることができ、動作の安定化とともに高
速化を実現することができる。

〔実施例２〕 第３図は本発明の他の実施例である半導体装置の構成の
一例を模式的に示す略平面図である。

本実施例２の場合には、半導体素子ｌの搭載領域の内部
において分離している同種の■、、電源ピン４，５の内
端部４ａ、５ａ、およびＶ　ｅ　ｅ電源ピン６．７の内
端部６ａ、７ａを、半導体素子１の上に設けられたアル
ミニウム配線９およびアルミニウム配置！１１１０を用
いて相互に接続した構造となっているところが、前記実
施例１の場合と異なる。

すなわち、ｖ、、を源ピン４，５の内端部４ａ。

５ａは、当該ピンを構成する導体よりもインピーダンス
のより大きなアルミニウム配線９およびボンディングワ
イヤ９ａを介して相互に接続されている。同様に、Ｖ　
ｅ　ｅ電源ピン６．７の内端部６ａ。

７ａは、当該ピンを構成する導体よりもインピーダンス
のより大きなアルミニウム配線１０およびボンディング
ワイヤＩＯａを介して相互に接続されている。

このように、高インピーダンスのアルミニウム配線９．
１０によってｖ、、を源ピン４．５およびｖ−電源ピン
６，７を接続したことにより、たとえば、輻が数ｎ５ｅ
ｃ程度の周波数の高いパルス状のノイズは、伝播しにく
く、前記実施例１と同様に、誤動作を防止できるという
効果が得られる。

さらに、直流的には、同種のＶ、を源ピン４．５および
ｖｅｅ電源ピン６．７は相互に接続された状態にあるた
め、たとえば２本の■ｃｅ電源ピン６゜７のいずれか一
方にのみ電源電圧を印加するだけで、半導体素子ｌの内
部の回路がすべて正常にバイアスされ、誤動作などを生
じることがない。すなわち、２本のＶｃｅｔ源ピン６お
よび７に対して時間をずらして電源電圧を投入したり、
一方の外端部が断線などを生じていても、半導体素子１
の内部の回路をすべて正常に動作させることができる。

なお、本実施例の場合には、前記アルミニウム配線９お
よび１０を、半導体素子ｌの表面に形成された大きなポ
ンディングパッドと考えた場合、当該ポンディングパッ
ドがピン群（リードフレーム）の下を通過する構造とな
る。

〔実施例３〕 第４図は、本発明のさらに他の実施例である半導体装置
の構成の一例を模式的に示す略平面図である。

本実施例３の場合には、半導体装置の封止形態として、
Ｑ　Ｆ　Ｐ　（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）
を採用したメモリ製品に適用した例を示すものである。

この場合、半導体素子１０１の中央部に、十字形に周辺
回路１０３が配置され、この周辺回路１０３に取り囲ま
れるように、四隅にメモリアレイ１０２が配置されてい
る。

また、ＱＦＰのため、矩形の半導体素子１０１の周囲４
辺にピン群を突設した形になるが、上記の各回路などの
配置を考慮すると、ｖ、、を源ピン１０４、Ｖ、、電源
ピン１０５およびｖ　ｃｃｔ源ピン１０６、Ｖ、ｃ電源
ピン１０７は、第４図に示されるように、中央部に配置
し、その両脇に電源ピン以外のピン１０８を配置するの
が最適である。

そして、本実施例の場合、同種の一対のＶｌ、電源ピン
１０４．Ｖ、、電源ピン１０５の内端部１０４ａ、内端
部１０５ａおよびＶｃｃｔ源ピン１０６゜ｖ　ｅｅｔ源
ピン１０７の内端部１０６　ａ、内端部１０７ａは、そ
れぞれ分離され、十字形の周辺回路１０３の領域全体に
わたって引き回されている。

本実施例３の場合にも、前記実施例１の場合と同様に、
ノイズに起因する誤動作を防止できる効果が得られる。

この場合も、前記実施例２の場合と同様に、同種の内端
部１．０４ａと１０５ａおよび内端部１゜６ａと１０７
ａを、より高インピーダンスのアルミニウム配線などを
介して接続しても良いことはいうまでもない。

また、ＱＦＰの封止形態を採るメモリ製品では、パッケ
ージの縦方向にＸアドレス、横方向にＸアドレスのピン
配置とすることにより、半導体素子１０１の周辺回路１
０３におけるＸアドレスバッファやＸアドレスバッファ
のレイアウトとの整合性が良く、内部アドレス信号の配
線長をより短く作れるため、アドレス信号などの伝播遅
延時間が減少し、アクセスの一層の高速化を達成するこ
とかできる。

〔実施例４〕 第５図は、本発明のさらに他の実施例である半導体装置
の構成の一例を模式的に示す略平面図である。

この実施例４の場合には、ｖ　ａｓｔ源ピン１０４゜１
０５およびｖｃｃｔ源ピン１０６，１０７を半導体素子
１０１（図示しないパッケージ）の４辺の中央部に１本
ずつ配置したものである。

これにより、本実施例の場合には、各辺に突設されるピ
ン数を等しくすることが可能となり、その分だけ、隣接
するピンの間隔を大きくすることができるという利点が
ある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は実施例に限定されるもので
はなく、その要旨を逸脱しない範囲で種々変更可能であ
ることはいうまでもない。

たとえば半導体装置としては、メモリ製品に限らず、ロ
ジックその他の製品であってもよい。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、以下のとおりで
ある。

すなわち、本発明になる半導体装置によれば、対をなす
同種の電源ピンが内端部において分離されているので、
特性などの異なる各種回路ブロック毎に振り分けて、当
該電源ピンを使用することができる。これにより、ある
回路ブロックで発生したノイズが電源ピンを介して他の
回路ブロックに波及することか阻止され、電源ノイズな
どに起因する誤動作や性能低下などを確実に防止するこ
とができる。

また、対をなす同種の電源ピンの分離された内端部を当
該電源ピンよりも高インピーダンスの導体によって接続
することにより、交流成分などからなる電源ノイズの伝
播の防止と、直流の電源電流の導通とを両立させること
ができる。

また、同電位の対をなす同種の電源ピンが内端部におい
て分離されているので、半導体素子の搭載領域内におけ
る当該内端部の引き回しの自由度が格段に向上し、半導
体素子内に敷設すべき、比較的高抵抗値の電源配線構造
をより短くすることが可能となる。これにより、半導体
素子内の電源ラインを流れる電源電流などに起因する電
源ノイズの発生を抑止できるとともに、動作速度の高速
化を達成することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例である半導体装置の構造の
一例を模式的に示す略平面図、第２図は、その全体のピ
ン配置の一例を示す説明図、 第３図は本発明の一実施例である半導体装置の構成の一
例を模式的に示す略平面図、 第４図は、本発明の一実施例である半導体装置の構成の
一例を模式的に示す略平面図、第５図は、本発明のさら
に他の実施例である半導体装置の構成の一例を模式的に
示す略平面図である。 １・・・半導体素子、２・・・メモリアレイ、３・・・
周辺回路、４・・・Ｖｓｓ電源ピン、４ａ・・・内端部
、５・・・Ｖ　ｓｓｔ源ピン、５ａ・・・内端部、６・
・・Ｖｃｃ電源ピン、６ａ・・・内端部、７・・・Ｖｃ
ｃ電源ピン、７ａ・・・内端部、８・・・電源ピン以外
のピン、９・・・アルミニウム配線、９ａ・・・ボンデ
ィングワイヤ、ｌＯ・・・アルミニウム配線、１０ａ・
・・ボンディングワイヤ、１０１・・・半導体素子、１
０２・・・メモリアレイ、１０３・・・周辺回路、１０
４・・・Ｖ　ｓｓｔ源ピン、１０４ａ・・・内端部、１
０５・・・Ｖｓｓ電源ピン、１０５ａ・・・内端部、１
０６・・・Ｖｃｃｔ源ピン、１０６ａ・・・内端部、１
０７＝−Ｖｃｃｔ源ピン、１０７ａ・・・内端部、１０
８・・・電源ピン以外のピン。

Claims (1)

1. 【特許請求の範囲】 １、複数種の電源ピンを各種毎に複数対備え、前記電源
   ピンおよび電源以外のピンの内端部の上に絶縁物を介し
   て半導体素子を搭載してなる半導体装置であって、各対
   をなす前記電源ピンの内端部は、前記半導体素子の搭載
   領域の内部において分離されてなることを特徴とする半
   導体装置。 ２、各対の前記電源ピンは、前記半導体素子を封止する
   矩形のパッケージの対辺の両端部にそれぞれ配置され、
   各対の前記電源ピンの分離された前記内端部を、前記半
   導体装置の搭載領域の中央部の十字形の領域を引き回し
   てなることを特徴とする請求項１記載の半導体装置。 ３、各対の前記電源ピンは、前記半導体素子を封止する
   矩形のパッケージの対辺の中央部にそれぞれ配置され、
   各対の前記電源ピンの分離された前記内端部を、前記半
   導体装置の搭載領域の中央部の十字形の領域を引き回し
   てなることを特徴とする請求項１または２記載の半導体
   装置。 ４、各対の前記電源ピンの分離された前記内端部が、当
   該電源ピンを構成する第１の導体よりも高インピーダン
   スの第２の導体によって接続されてなることを特徴とす
   る請求項１、２または３記載の半導体装置。 ５、各対をなす電源ピンの分離された二つの前記内端部
   の各々に、前記半導体素子に形成された各種回路ブロッ
   クを振り分けて接続してなることを特徴とする請求項１
   、２、３または４記載の半導体装置。