JP2003332520A - 半導体装置 - Google Patents

半導体装置

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JP2003332520A JP2002139422A JP2002139422A JP2003332520A JP 2003332520 A JP2003332520 A JP 2003332520A JP 2002139422 A JP2002139422 A JP 2002139422A JP 2002139422 A JP2002139422 A JP 2002139422A JP 2003332520 A JP2003332520 A JP 2003332520A
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Masahiro Kaminan
雅裕 上南
Yasuhiro Ishiyama
裕浩 石山
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 実装面積を増加させることなく電源間容量を
付加しＥＭＳ耐性の向上および不要輻射ノイズ低減を可
能とする半導体装置を提供する。 【解決手段】 ダイパッド１０３上に第１の半導体チッ
プ１０４を載置固定し、第１の半導体チップ１０４に対
してフェイスダウンに第２の半導体チップ１０５を対向
配置し、第１の半導体チップ１０４と第２の半導体チッ
プ１０５とをバンプ１０２を介して接続し、第２の半導
体チップ１０５に電源間容量素子１０６を設け、電源間
容量素子１０６をボンディングワイヤ１０１を介してリ
ード１００に接続している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、同一パッケージに
複数の半導体チップを実装するシステムＬＳＩのような
多機能な半導体装置に関する。
【０００２】
【従来の技術】半導体技術の進展により、システムを１
つの半導体チップ上で実現するシステムＬＳＩが主流と
なっている。システムＬＳＩではチップ上にＤＲＡＭや
フラッシュメモリなどを混載することが多い。しかし、
混載されるメモリにおいては、その微細化のスピードが
ロジック部に比べて遅く、また混載プロセスの開発には
長期間を要する。
【０００３】こうした状況の中で、拡散プロセスの異な
る複数の半導体チップを同一パッケージに封止すること
でシステムＬＳＩを実現する技術が注目されている。そ
の形態は様々で、大きく２種類に分けることができる。
【０００４】一つ目は、ベースとなる半導体チップ（親
チップ；第１の半導体チップ）の表面に別のチップ（子
チップ；第２の半導体チップ）を表面向い合わせ状に対
向配置してバンプを介して接続する方法である。これ
は、子チップの表面が下向きになるため、フェイスダウ
ン法と呼ばれている。
【０００５】二つ目は、親チップ上に子チップの裏面を
接着する方法である。チップの接続は、直接に、または
リードを介してのボンディングワイヤにより行われる。
これは、子チップの表面が上向きのため、フェイスアッ
プ法と呼ばれている。
【０００６】
【発明が解決しようとする課題】しかしながら、近年の
技術進歩によるプロセスルールの微細化により、電源電
圧の低電圧化と動作周波数の高速化が加速的に進んでい
る。こうした微細化による高速化・低電圧化により、放
射ノイズが増加し、また逆に外来ノイズに対する耐性が
下がっている。
【０００７】そこで、ノイズ対策として配線幅を広くし
て電源配線抵抗を低減させたり、チップ内にＭＯＳ容量
を形成し、電源間に挿入する手法が広く用いられてい
る。電源配線抵抗の低減のために配線幅を広くしたり、
ノイズ対策のために十分な容量をチップ内に挿入する
と、チップサイズの増加が避けられないという問題があ
る。
【０００８】また、動作周波数の高速化に伴ってチップ
の発熱が大きくなる。特に、複数チップを同一パッケー
ジに実装する技術においては、半導体チップを縦方向に
重ねて実装する。この場合、チップ内における実装密度
が上昇し、発熱量が多く、放熱が困難になる。
【０００９】また、複数チップを積層して同一パッケー
ジに実装する場合、各チップの面積が同等であれば、親
チップのボンディングパッドが子チップに隠れるため、
リードへのワイヤ接続が不可能となり、外部との接続が
できないという問題がある。
【００１０】また、高電位側電源または低電位側電源を
必要とする半導体チップ内の回路部は、高電位側電源ま
たは低電位側電源にワイヤ接続されたボンディングパッ
ドにつながる電源配線をチップ内に配線している。その
場合に、断線を誘発するエレクトロマイグレーションを
防止するために電源電流密度を低下させる必要からメタ
ル配線の幅を広くしていた。しかし、この配線領域をチ
ップ内に確保すると、チップ面積の縮小が困難となる。
【００１１】また、電源電位の切り替えによって機能切
り替えをする機能可変型の制御回路をチップ上に構成す
る場合に、メタルオプション等のスイッチを設ける方式
がある。この場合、前記の機能切り替えのためのメタル
配線マスクの変更が必要となり、マスク製作のためのコ
ストアップが避けられない。また、メタルマスク工程か
らの変更となるため、顧客から注文を受けて製品を供給
するまでのターンアラウンドタイム（ＴＡＴ：Turn Aro
und Time）が長くなってしまうという問題がある。
【００１２】本発明は、上記のような従来技術における
問題点を解消することを目的としている。
【００１３】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明は次のような手段を講じる。
【００１４】第１の解決手段として、本発明による半導
体装置は、互いに積層され互いに電気的に接続された複
数の半導体チップを備え、前記複数の半導体チップのう
ち少なくともいずれか１つが電源間容量素子を備えた構
成とされている。
【００１５】この構成によれば、前記の電源間容量素子
を備えた半導体チップによって、外来ノイズの侵入に起
因する電源電位変動を抑制することができる。また、電
源間容量素子を備えた半導体チップが他の半導体チップ
を覆うためシールド効果が発揮され、第１の半導体チッ
プからのパッケージ外部への不要輻射ノイズを低減する
ことができる。
【００１６】上記第１の解決手段の構成は、より具体的
レベルでは次のものが好ましい。
【００１７】その一は、第１の半導体チップと、前記第
１の半導体チップに対向配置されてバンプを介して電気
的に接続された第２の半導体チップとを備え、前記第１
の半導体チップと前記第２の半導体チップのいずれか一
方に電源配線および電源間容量素子が形成されている半
導体装置である。
【００１８】その二は、第１の半導体チップと、前記第
１の半導体チップ上に配置されてボンディングワイヤを
介して電気的に接続された第２の半導体チップとを備
え、前記第１の半導体チップと前記第２の半導体チップ
のいずれか一方に電源配線および電源間容量素子が形成
されている半導体装置である。
【００１９】上記のその一とその二との違いは、第１の
半導体チップと第２の半導体チップとの接続をバンプと
するかボンディングワイヤとするかである。前者の場合
には、両半導体チップが表面向かい合わせとなり、後者
の場合には、両半導体チップ表面が同一方向となる。い
ずれの場合も、上記同様に、電源間容量素子を備えた半
導体チップによって、外来ノイズの侵入に起因する電源
電位変動を抑制するとともに、チップ自身が持つシール
ド効果によってパッケージ外部への不要輻射ノイズを低
減する。
【００２０】第２の解決手段として、本発明による半導
体装置は、互いに積層され互いに電気的に接続された複
数の半導体チップを備え、前記複数の半導体チップのう
ち少なくとも１組の隣接する半導体チップがＰ基板材料
で拡散された半導体チップとＮ基板材料で拡散された半
導体チップとであり、これら両半導体チップどうしが両
者間に容量素子を介在させる状態で裏面向かい合わせに
積層された構成とされている。
【００２１】この構成によれば、前記積層状態で隣接し
ている２つの半導体チップにおいて、それぞれの基板材
料がＰ型とＮ型との極性を互いに逆にするものとなって
いる。したがって、これらを裏面向かい合わせで対向さ
せ、両者間に絶縁体を介在させれば、結果的に実質の容
量素子が形成されることになる。したがって、外来ノイ
ズの侵入に起因する電源電位変動を抑制するとともに、
そのために必要な容量素子の配置について、実装面積を
増加させることなく、電源間容量を挿入することができ
る。
【００２２】第３の解決手段として、本発明による半導
体装置は、ダイパッド上に実装された第１の半導体チッ
プと、前記第１の半導体チップに対向配置されてバンプ
を介して電気的に接続された第２の半導体チップとを備
えた構成とされ、さらに、前記第２の半導体チップはそ
の面積が前記第１の半導体チップよりも大きくされてい
る。
【００２３】この構成によれば、ダイパッド上の第１の
半導体チップに対して対向配置される第２の半導体チッ
プは、第１の半導体チップよりもパッケージの表面によ
り近い位置を占める。その第２の半導体チップのチップ
面積が第１の半導体チップよりも大きいので、パッケー
ジ表面からの放熱効率が向上する。なお、第２の半導体
チップの裏面にヒートシンク等の放熱装置を付加すれ
ば、さらに放熱効率が向上する。
【００２４】上記において好ましい態様は、前記ダイパ
ッドと前記第２の半導体チップとの間の隙間に放熱材料
が充填されていることである。これによれば、パッケー
ジ下面からの放熱効率を向上させることができる。
【００２５】第４の解決手段として、本発明による半導
体装置は、ダイパッドに実装された第１の半導体チップ
と、前記第１の半導体チップに対向配置されてバンプを
介して電気的に接続された第２の半導体チップとを備え
た構成とされ、さらに、前記第２の半導体チップはその
サイズが前記第１の半導体チップとほぼ同一とされ、か
つ、前記第２の半導体チップがチップ面方向で前記第１
の半導体チップに対してずらされた状態で対向配置され
ている。
【００２６】この構成によれば、第１の半導体チップの
上面において第２の半導体チップと重ならない周辺領域
のボンディングパッドは露出され、また、同様に、第２
の半導体チップの下面において第１の半導体チップと重
ならない周辺領域のボンディングパッドは露出されるた
め、両半導体チップとも、ボンディングワイヤを介して
のリードとの接続が可能となる。
【００２７】既述のとおり、エレクトロマイグレーショ
ン対策としてメタル配線の幅を広くすることは、チップ
面積縮小を困難とする。また、機能可変型の制御回路の
ためのメタル配線マスクの変更はコストアップとターン
アラウンドタイムの増大を招く。
【００２８】そこで、第５の解決手段として、本発明は
次のような手段を講じる。すなわち、半導体チップの表
面に複数のボンディングパッドが形成された半導体装置
において、高電位側電源および低電位側電源にワイヤ接
続されたボンディングパッドを、同一の半導体チップに
おける別のボンディングパッド（チップ内ボンディング
パッド）に対してボンディングワイヤ（チップ内ボンデ
ィングワイヤ）を介して接続した構成としている。
【００２９】この構成によれば、エレクトロマイグレー
ション防止のための電源電流密度低下において、チップ
内ボンディングワイヤによって電源電流密度を充分小さ
くできるので、チップ内でメタル配線の幅を広くする必
要性を解消できる。その結果として、チップ面積の縮小
化を実現できる。また、チップ内ボンディングワイヤの
接続先を切り替えることによってチップ内ボンディング
パッドの電位を変更できるため、マスクオプション等の
マスク変更による接続切り替えが不要となり、コストダ
ウンおよびターンアラウンドタイム短縮を図ることがで
きる。
【００３０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図を用いて説明する。
【００３１】（実施の形態１）図１は本発明の実施の形
態１における半導体装置の構造を示す断面図と平面図で
ある。
【００３２】図１において、１００はパッケージの内部
と外部とを電気的に接続するリード、１０１はボンディ
ングワイヤ、１０２はバンプ、１０３は半導体チップを
載置固定するダイパッド、１０４は第１の半導体チップ
（親チップ）、１０５は第２の半導体チップ（子チッ
プ）である。ダイパッド１０３はリードフレームの一部
を構成し、このダイパッド１０３に第１の半導体チップ
１０４をフェイスアップで載置固定している。第１の半
導体チップ１０４のボンディングパッドがボンディング
ワイヤ１０１を介してリード１００に電気的に接続され
ている。第１の半導体チップ１０４の上に第２の半導体
チップ１０５がフェイスダウンに対向配置され、第１の
半導体チップ１０４と第２の半導体チップ１０５とがバ
ンプ１０２を介して電気的に接続されている。第２の半
導体チップ１０５の内部には電源間ＭＯＳ容量のための
容量素子１０６が形成されており、この容量素子１０６
が第２の半導体チップ内の配線１０７、バンプ１０２、
第１の半導体チップ内の配線１０８、ボンディングワイ
ヤ１０１およびリード１００を介して高電位側電源ＶＤ
Ｄ、低電位側電源ＶＳＳに接続されている。
【００３３】以上の構成により、第２の半導体チップ１
０５に形成された容量素子１０６の電源間ＭＯＳ容量に
よって外部から侵入する電源ノイズを吸収し、ＥＭＳ耐
性の向上を実現する。また、電源電位に固定された第２
の半導体チップ１０５により第１の半導体チップ１０４
からパッケージ外部に放射される不要輻射ノイズを低減
させる効果が得られる。また、第１の半導体チップ１０
４上のＭＯＳ容量を低減できるため、実装面積の縮小化
を実現できる。
【００３４】（実施の形態２）図２は本発明の実施の形
態２における半導体装置の構造を示す断面図と平面図で
ある。
【００３５】本実施の形態２が実施の形態１と相違する
点は次のとおりである。ダイパッド１０３上にフェイス
アップで載置固定された第１の半導体チップ１０４の上
面に第２の半導体チップ１０５がフェイスアップで直接
に載置固定されている。第２の半導体チップ１０５にお
ける容量素子１０６がボンディングワイヤ１０１ａを介
して第１の半導体チップ１０４上のボンディングパッド
１０２ａに接続され、さらに、第１の半導体チップ１０
４内の配線１０８、ボンディングワイヤ１０１を介して
リード１００に接続されている。実施の形態１の場合に
は、第１の半導体チップ１０４と第２の半導体チップ１
０５とが表面向かい合わせとなっているのに対して、本
実施の形態の場合には、第１の半導体チップ１０４の表
面と第２の半導体チップ１０５の表面が同一方向となっ
ている。その他の構成については実施の形態１の場合の
図１と同様であるので、同一部分に同一符号を付すにと
どめ、説明を省略する。
【００３６】本実施の形態においても、実施の形態１の
場合と同様の作用効果が発揮される。
【００３７】（実施の形態３）図３は本発明の実施の形
態３における半導体装置の構造を示す断面図と平面図で
ある。
【００３８】図３において、２００はパッケージの内部
と外部とを電気的に接続するリード、２０１，２０１ａ
はボンディングワイヤ、２０３は配線基板、２０４はＰ
基板材料で拡散されたＰ基板チップ（第１の半導体チッ
プ）、２０５はＮ基板材料で拡散されたＮ基板チップ
（第２の半導体チップ）である。配線基板２０３上にバ
ンプ２０２を介して第１の半導体チップ２０４が電気的
かつ機械的に接続され、第１の半導体チップ２０４上に
容量素子（絶縁体）２０６を介在させる状態で第２の半
導体チップ２０５が積層されている。第１の半導体チッ
プ２０４と第２の半導体チップ２０５とはそれぞれの裏
面どうしの向かい合わせ状態で（すなわち背中合わせ状
態で）積層されている。配線基板２０３の周囲に配置の
リード２００に対して第１の半導体チップ２０４がボン
ディングワイヤ２０１を介して接続され、リード２００
に対して第２の半導体チップ２０５がボンディングワイ
ヤ２０１ａを介して接続されている。
【００３９】以上の構成により、Ｐ基板チップである第
１の半導体チップ２０４の裏面（低電位ＶＳＳ）とＮ基
板チップである第２の半導体チップ２０５の裏面（高電
位ＶＤＤ）とが絶縁体２０６を介して向かい合わせとな
っている。これは、結果的に実質の容量素子２０６を形
成していることになる。したがって、実装面積を増加さ
せることなく、電源間容量を挿入した構成となってい
る。その結果、外部から侵入する電源ノイズを吸収し、
ＥＭＳ耐性の向上を実現することができる。
【００４０】（実施の形態４）図４は本発明の実施の形
態４における半導体装置の構造を示す断面図と平面図で
ある。
【００４１】図４において、３００はパッケージの内部
と外部とを電気的に接続するリード、３０１はボンディ
ングワイヤ、３０２はリードフレームの一部を構成する
ダイパッド、３０３は半導体チップ、３１０〜３１６は
チップ内部に形成されたチップ内ボンディングパッド、
３２０，３２１，３２２はチップ内ボンディングワイ
ヤ、３３０は機能可変型の制御回路である。
【００４２】半導体チップ３０３はダイパッド３０２上
にフェイスアップに載置固定されている。半導体チップ
３０３の周辺のボンディングパッドはボンディングワイ
ヤ３０１を介してリード３００に電気的に接続されてい
る。チップ内ボンディングパッド３１０，３１４は高電
位側電源ＶＤＤに接続され、チップ内ボンディングパッ
ド３１２，３１６は低電位側電源ＶＳＳに接続されてい
る。
【００４３】チップ内ボンディングパッド３１０，３１
１が互いにチップ内ボンディングワイヤ３２０を介して
接続され、チップ内ボンディングパッド３１２，３１３
が互いにチップ内ボンディングワイヤ３２１を介して接
続され、チップ内ボンディングパッド３１４，３１５が
互いにチップ内ボンディングワイヤ３２２を介して接続
されている。そして、チップ内ボンディングパッド３１
５に機能可変型の制御回路３３０が接続されている。こ
の制御回路３３０は、チップ内ボンディングパッド３１
５の電位によって機能を切り替えることができる回路で
ある。
【００４４】以上のように構成された半導体装置におい
て、機能可変型の制御回路３３０の機能を切り替えるに
は、チップ内ボンディングワイヤ３２２によるチップ内
ボンディングパッド３１５に対する電源接続を、チップ
内ボンディングパッド３１４とチップ内ボンディングパ
ッド３１６との間で切り替える。すなわち、高電位側電
源ＶＤＤに接続するか低電位側電源ＶＳＳに接続するか
によって機能の切り替えを行う。
【００４５】以上のように本実施の形態においては、チ
ップ内部の電源配線をチップ内ボンディングワイヤで行
うようにしている。これにより、従来の半導体チップに
おいて幅の広い配線が必要であった電源配線を無くすこ
とができ、チップ面積の縮小化を実現できる。また、チ
ップ内ボンディングパッドの電位の切り替えを、チップ
内ボンディングワイヤの接続先の切り替えによって容易
に実現できる。
【００４６】（実施の形態５）図５は本発明の実施の形
態５における半導体装置の構造を示す断面図である。
【００４７】図５において、４００は第１の半導体チッ
プ、４０１はチップ面積が第１の半導体チップ４００よ
りも大きい第２の半導体チップである。４０２はバン
プ、４０３はダイパッド、４０４は放熱材料、４０５は
放熱用のヒートシンクである。
【００４８】図示しないリードフレームの一部を構成す
るダイパッド４０３の上面に第１の半導体チップ４００
がフェイスアップで載置固定され、第１の半導体チップ
４００に対してより面積の大きな第２の半導体チップ４
０１がフェイスダウンに対向配置され、第１の半導体チ
ップ４００と第２の半導体チップ４０１とがバンプ４０
２を介して電気的に接続されている。その場合に、第２
の半導体チップ４０１とダイパッド４０３および第１の
半導体チップ４００との隙間に放熱材料４０４が充填さ
れている。そして、第２の半導体チップ４０１の裏面の
上にヒートシンク４０５が載置固定されている。なお、
モールドされた状態では、ヒートシンク４０５の放熱フ
ィン４０５ａはモールド樹脂の外部に露出される。
【００４９】以上のように構成された半導体装置におい
ては、ヒートシンク４０５に直接に接合された第２の半
導体チップ４０１の方が第１の半導体チップ４００より
もチップ面積したがって放熱量が大きいので、その逆に
する場合に比べて、より高い放熱効率を得ることができ
る。
【００５０】（実施の形態６）図６は本発明の実施の形
態６における半導体装置の構造を示す断面図と平面図で
ある。
【００５１】図６において、５００はパッケージの内部
と外部とを電気的に接続するリード、５０１，５０１ａ
はボンディングワイヤ、５０２はダイパッド、５０３は
第１の半導体チップ、５０４は第２の半導体チップ、５
０５はバンプである。
【００５２】ダイパッド５０２の上に第１の半導体チッ
プ５０３がフェイスアップに載置固定されている。第１
の半導体チップ５０３に対して第２の半導体チップ５０
４がフェイスダウンに対向されているが、この場合に、
第２の半導体チップ５０４は第１の半導体チップ５０３
と同一形状かつ同一チップサイズであり、第２の半導体
チップ５０４を第１の半導体チップ５０３に対してチッ
プ面方向に沿ってずらした状態に対向配置している。第
２の半導体チップ５０４と第１の半導体チップ５０３と
がバンプ５０５を介して電気的に接続されている。そし
て、第１の半導体チップ５０３の上面の周辺のボンディ
ングパッドがボンディングワイヤ５０１を介してリード
５００に電気的に接続され、第２の半導体チップ５０４
の下面の周辺のボンディングパッドがボンディングワイ
ヤ５０１ａを介してリード５００に電気的に接続されて
いる。
【００５３】以上のように構成された本実施の形態の半
導体装置においては、チップ面積が互いに等しい２つの
半導体チップ５０３，５０４を積層する場合でも、各半
導体チップのボンディングパッドを露出させることがで
き、ボンディングワイヤを介してのリードとの接続が可
能となる。
【００５４】
【発明の効果】本発明によると、第一に、積層された複
数の半導体チップのうちの少なくともいずれか１つの半
導体チップが電源間容量素子を備えていることにより、
実装面積を増加させることなく電源間容量を挿入するこ
とができ、その結果、外来ノイズの侵入による電源電位
変動を抑制し、電磁妨害対策のＥＭＳ（Electro-Magnet
ic Susceptibility：電磁波の感受性）耐性を向上させ
る効果を得る。また、容量を形成したチップは電源電位
に固定されているためシールド効果によってパッケージ
外部へ放射される不要輻射ノイズを低減させる効果を得
る。
【００５５】第二に、積層された複数の半導体チップの
うち少なくとも１組の隣接する半導体チップを、Ｐ基板
材料で拡散された半導体チップとＮ基板材料で拡散され
た半導体チップとし、これら両半導体チップどうしを両
者間に容量素子を介在させる状態で裏面向かい合わせに
積層することにより、実装面積を増加させることなく、
ＶＤＤ（Ｎ基板裏面）とＶＳＳ（Ｐ基板裏面）の間に容
量を挿入することができ、その結果、外来ノイズの侵入
による電源電位変動を抑制し、ＥＭＳ耐性を向上させる
効果を得る。
【００５６】第三に、対向配置状態でバンプ接続された
第１の半導体チップと第２の半導体チップにつき、上側
の第２の半導体チップの面積を下側の第１の半導体チッ
プの面積よりも大きくしてあって、パッケージ表面に近
い側の第２の半導体チップが大きいので、放熱効率を向
上させる効果を得る。また、ダイパッドと第２の半導体
チップの間の隙間に放熱材料を充填することによって、
パッケージ下面からの放熱効率を向上させる効果を得
る。
【００５７】第四に、ほぼ同一サイズの２つの半導体チ
ップをチップ面方向でずらせて周辺領域のボンディング
パッドを露出させることにより、ほぼ同一サイズの２つ
の半導体チップを積層した半導体装置においても、両半
導体チップともボンディングワイヤを介してのリードと
の接続が可能となる。
【００５８】第五に、半導体チップ上に形成したボンデ
ィングパッドを互いにボンディングワイヤで接続するこ
とにより、エレクトロマイグレーション対策では、チッ
プ内ボンディングワイヤによって電源電流密度を充分小
さくできるので、チップ内でメタル配線の幅を広くする
必要がなく、チップ面積の縮小化を実現できる。また、
チップ内ボンディングワイヤの接続先を切り替えること
によってチップ内ボンディングパッドの電位を変更でき
るため、マスクオプション等のマスク変更による接続切
り替えが不要となり、コストダウンおよびターンアラウ
ンドタイム短縮を図ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
構造を示す断面図と平面図
【図２】 本発明の実施の形態２における半導体装置の
構造を示す断面図と平面図
【図３】 本発明の実施の形態３における半導体装置の
構造を示す断面図と平面図
【図４】 本発明の実施の形態４における半導体装置の
構造を示す断面図と平面図
【図５】 本発明の実施の形態５における半導体装置の
構造を示す断面図
【図６】 本発明の実施の形態６における半導体装置の
構造を示す断面図と平面図
【符号の説明】
１００，２００，３００，５００：リード １０１，１０１ａ，２０１，２０１ａ，３０１，５０
１，５０１ａ：ボンディングワイヤ １０２，２０２，４０２，５０５：バンプ １０２ａ：ボンディングパッド １０３，３０２，４０３，５０２：ダイパッド １０４，２０４，４００，５０３：第１の半導体チップ １０５，２０５，４０１，５０４：第２の半導体チップ １０６：容量素子 ２０３：配線基板 ２０４：Ｎ基板チップ ２０５：Ｐ基板チップ ２０６：容量素子（絶縁体） ３０３：半導体チップ ３１０〜３１６：チップ内ボンディングパッド ３２０〜３２２：チップ内ボンディングワイヤ ３３０：機能可変型の制御回路 ４０３：ダイパッド ４０４：放熱材料 ４０５：ヒートシンク

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 互いに積層され互いに電気的に接続され
    た複数の半導体チップを備え、前記複数の半導体チップ
    のうち少なくともいずれか１つが電源間容量素子を備え
    ている半導体装置。
  2. 【請求項２】 第１の半導体チップと、前記第１の半導
    体チップに対向配置されてバンプを介して電気的に接続
    された第２の半導体チップとを備え、前記第１の半導体
    チップと前記第２の半導体チップのいずれか一方に電源
    配線および電源間容量素子が形成されている半導体装
    置。
  3. 【請求項３】 第１の半導体チップと、前記第１の半導
    体チップ上に配置されてボンディングワイヤを介して電
    気的に接続された第２の半導体チップとを備え、前記第
    １の半導体チップと前記第２の半導体チップのいずれか
    一方に電源配線および電源間容量素子が形成されている
    半導体装置。
  4. 【請求項４】 互いに積層され互いに電気的に接続され
    た複数の半導体チップを備え、前記複数の半導体チップ
    のうち少なくとも１組の隣接する半導体チップがＰ基板
    材料で拡散された半導体チップとＮ基板材料で拡散され
    た半導体チップとであり、これら両半導体チップどうし
    が両者間に容量素子を介在させる状態で裏面向かい合わ
    せに積層されている半導体装置。
  5. 【請求項５】 ダイパッド上に実装された第１の半導体
    チップと、前記第１の半導体チップに対向配置されてバ
    ンプを介して電気的に接続された第２の半導体チップと
    を備え、前記第２の半導体チップはその面積が前記第１
    の半導体チップよりも大きくされている半導体装置。
  6. 【請求項６】 前記ダイパッドと前記第２の半導体チッ
    プとの間の隙間に放熱材料が充填されている請求項５に
    記載の半導体装置。
  7. 【請求項７】 ダイパッドに実装された第１の半導体チ
    ップと、前記第１の半導体チップに対向配置されてバン
    プを介して電気的に接続された第２の半導体チップとを
    備え、前記第２の半導体チップはそのサイズが前記第１
    の半導体チップとほぼ同一とされ、かつ、前記第２の半
    導体チップがチップ面方向で前記第１の半導体チップに
    対してずらされた状態で対向配置されている半導体装
    置。
  8. 【請求項８】 半導体チップの表面に複数のボンディン
    グパッドが形成されており、高電位側電源および低電位
    側電源にワイヤ接続されたボンディングパッドが同一の
    半導体チップにおける別のボンディングパッドに対して
    ボンディングワイヤを介して接続されている半導体装
    置。
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Cited By (3)

* Cited by examiner, † Cited by third party
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US7821069B2 (en) 2007-01-25 2010-10-26 Denso Corporation Semiconductor device and method for manufacturing the same
US8237289B2 (en) 2007-01-30 2012-08-07 Kabushiki Kaisha Toshiba System in package device

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