JP2008159758A - システムインパッケージ - Google Patents

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Abstract

【課題】従来のＳｉＰは、製品毎にモジュール基板を作成する必要があった。
【解決手段】本発明にかかるＳｉＰは、複数の半導体チップが搭載されるＳｉＰであって複数のＳｉＰに共通に搭載され、少なくともＣＰＵを含む第１のチップ２０と、チップ内に形成される配線の接続によって前記システムインパッケージ毎に異なる仕様が実現される第２のチップ３０Ｓと、複数のＳｉＰ間において同一形状となるモジュール基板１０とを有し、第１のチップ２０は、第２のチップ３０Ｓと対向する第１の辺、又は、領域に第１のモジュール内接続端子２２ａを有し、第２のチップ３０Ｓは、第１のチップ２０と対向する第２の辺に第１のチップ２０と接続されるの第２のモジュール内接続端子３２ａを有し、第１のモジュール内接続端子２２ａと前記第２のモジュール内接続端子３２ａは、ボンディングワイヤ１３で接続されることを特徴とするものである。
【選択図】図１

Description

本発明はシステムインパッケージに関し、特に複数の製品に共通に使用されるＣＰＵ（Central Processing Unit）を含むチップとユーザー毎に異なる配線層とすることで異なる仕様を実現するカスタムチップとが１つのパッケージに搭載されるシステムインパッケージに関する。
近年、多くの機能を少ない実装面積で実現するために、１つの半導体装置の中にシステムを構成する機能ブロックをできるだけ多く集積化することが行われている。このような半導体装置の１つとして、複数の機能ブロックを１つの半導体チップ上に形成するシステムオンチップ（ＳｏＣ：System In Package）がある。ＳｏＣでは、１つの半導体プロセスで全ての機能ブロックを実現する。しかしながら、機能ブロックの種類によっては、そのプロセスでは実現できない場合やそのプロセスで製造するには効率が悪い場合がある。例えば、大容量のメモリの搭載が必要になるなどの理由でチップサイズが大きくなりすぎる場合、良品回収率が極端に低下して半導体チップを製造できない場合がある。また、例えば複数のユーザーが共通して使用する機能（以下、共通機能と称す）とユーザー毎に異なる仕様の機能（以下、個別機能と称す）をともに実現しようとした場合、ＳｏＣでは、いかなる場合であっても半導体チップの設計と製造をユーザー毎に行わなければならない。そのため、ＳｏＣは開発期間と開発コストとが増大する問題がある。
このような問題を解決するための半導体装置の形態としてシステムインパッケージ（ＳｉＰ：System In Package）がある。ＳｉＰは、複数の半導体チップによってシステムを構成し、これらの半導体チップを１つのパッケージに搭載したものである。ＳｉＰでは、例えば最先端の微細プロセスを用いて共通機能を１つの半導体チップ（以下、共通チップと称す）で実現し、ユーザー毎の個別機能を前世代のプロセスを用いて共通チップとは異なる半導体チップ（以下、個別チップと称す）で実現することが可能である。さらに、共通チップは、予め設計及び製造を完了しておき、個別チップのみをユーザーの仕様にあわせて後から設計製造することが可能となり、開発期間の短縮と開発コストの削減が可能である。また、ＳｉＰでは、異なるチップを接続可能であるため、チップサイズの制約はＳｏＣよりも大幅に緩和される。なお、半導体チップの機能にかかわらず複数の半導体チップを搭載するモジュールをマルチチップモジュール（ＭＣＭ：Multi Chip Module）と称すことがある。
このようなＳｉＰの一例が特許文献１（従来例１）及び特許文献２（従来例２）に開示されている。従来例１、２の半導体装置は、ＳｉＰあるいはＭＣＭであって、チップサイズがもっとも大きな親チップに親チップよりもチップサイズが小さな子チップを積層するものである。この半導体装置において子チップは、裏面に接続端子を有するＢＧＡ（Boll Grid Array）タイプの接続端子を有する。一方、親チップは、表面に子チップの接続端子の位置に対応したパッドを有している。そして、親チップの上に子チップを搭載し、これらを１つのパッケージにする。このように半導体チップを積層されるタイプの実装方法を用いた半導体装置をチップオンチップ（ＣｏＣ：Chip On Chip）と称する。
また、ＳｉＰの他の一例が特許文献３（従来例３）に開示されている。従来例３の半導体装置は、ＳｏＣを開発する段階で不具合を早期に発見するためのＭＣＭである。このＭＣＭは、ＳｏＣに搭載する予定の機能を実現する複数の半導体チップがビルドアップ基板上に搭載されている。特に、ビルドアップ基板上には、論理回路をプログラマブルに変更可能なＦＰＧＡ（Field Programmable Gate Array）を搭載している。これによって、ユーザー毎の個別機能を早期に実現し不具合の検証を行うことが可能である。また、ＳｏＣにおける高速通信や機能の忠実な再現を実現するために、ビルドアップ基板（以下、モジュール基板と称す）上の半導体チップは高密度に実装される必要がある。この高密度実装を実現するために従来例３では、例えばＢＧＡタイプの端子を有し、ＣＳＰ（Chip Size Package）で供給される半導体チップをフェースダウンで実装することで、隣接する半導体チップ間の空き領域を削減している。
特開平１０−１１１８６４号公報 特開２０００−２２３６５７号公報 再表２００２−５７９２１号公報
しかしながら、従来例１、２では、子チップの端子位置の変更あるいは子チップのチップサイズが変更された場合、親チップのパッド位置を変更するために親チップの再設計が必要となる。一方、従来例３においても、ＳｏＣの特性を忠実に再現するために、モジュール基板上に搭載される半導体チップが変更された場合、変更後の半導体チップの構成に応じてモジュール基板を再設計する必要がある。このような再設計が生じた場合、再設計にかかる開発期間が延長し、開発コストが増大する問題がある。
本発明にかかるシステムインパッケージは、複数の半導体チップが搭載されるシステムインパッケージであって複数のシステムインパッケージに共通に搭載され、少なくともＣＰＵを含む第１のチップと、チップ内に形成される配線の接続によって前記システムインパッケージ毎に異なる仕様が実現される第２のチップと、前記第１のチップと前記第２のチップとが隣り合って搭載され、前記複数のシステムインパッケージ間において同一形状となるモジュール基板とを有し、前記第１のチップは、前記第１のチップ上であって前記第２のチップと対向する第１の辺、又は、当該第１のチップとは異なる領域であって前記第２のチップと対向する領域に第１のモジュール内接続端子を有し、前記第２のチップは、前記第２のチップ上であって前記第１のチップと対向する第２の辺に前記第１のチップと接続されるの第２のモジュール内接続端子を有し、前記第１のモジュール内接続端子と前記第２のモジュール内接続端子は、ボンディングワイヤで接続されることを特徴とするものである。
本発明にかかるシステムインパッケージは、複数のシステムインパッケージ間において同一形状となるモジュール基板に第１のチップと第２のチップを搭載し、第１のチップと第２のチップとをボンディングワイヤで接続する。また、第２のチップは、配線層の変更によって個別機能を実現することが可能である。つまり、本発明にかかるシステムインパッケージによれば、共通機能に加え個別機能を追加したカスタム製品を短時間で設計、製造することが可能である。また、第１のチップと第２のチップとをボンディングワイヤで接続するため、第２のチップを搭載する場合に半田リフローのような複雑な工程を使用する必要がない。つまり、２つのチップは、単純な工程で互いに接続できるため、製造工程にかかる時間を短縮することが可能である。
本発明にかかるシステムインパッケージによれば、共通で使用される高度な機能にユーザー毎に異なる機能を追加した半導体装置を短期間、低開発費で提供することが可能である。
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。なお、以下の説明において例えばパッドやボンディングワイヤ等の複数あるものについては、図面を簡略化するために全てのものに符号を付すことを省略するが、同じ領域にある同じ形状のものは符号を付したものと同じものである。図１に本実施の形態にかかる半導体装置の平面図を示す。本実施の形態にかかる半導体装置は、ＣＰＵを含むシステムが１つのパッケージ内に納められたシステムインパッケージ（以下、単にＳｉＰと称す）である。図１に示すように、本実施の形態にかかるＳｉＰ１は、モジュール基板１０、第１のチップ（例えば、ＡＳＳＰ（Application Specific Standard Product））２０、第２のチップ（例えば、Ｇ／Ａ（Gate Array））３０Ｓを有している。
モジュール基板１０は、周辺部にモジュール側パッド１１ａ、１２ａ、１２ｂを有している。そして、モジュール側パッド１１ａ、１２ａ、１２ｂに囲まれる領域にＡＳＳＰ２０とＧ／Ａ３０Ｓが隣り合って配置される。モジュール側パッド１１ａは、モジュール基板１０の周辺部のうちＡＳＳＰ２０が配置される領域の３辺を囲む共通パッド配置領域１１に複数形成される。モジュール側パッド１２ａ、１２ｂは、モジュール基板１０の周辺部のうちＧ／Ａ３０Ｓが配置される領域の３辺を囲む個別パッド配置領域１２に複数形成される。なお、モジュール側パッド１２ａ、１２ｂは、実質的に同じものであって、Ｇ／Ａ３０Ｓ上に形成されるチップ側パッドと接続されるか否かを区別するために別の符号を付したものである。モジュール側パッド１２ａは、後述するチップ側パッドと接続されるパッドであって、モジュール側パッド１２ｂは、チップ側パッドと接続されないパッドである。また、モジュール側パッド１１ａ、１２ａ、１２ｂは、モジュール基板１０の裏面に形成されるパッケージ端子と電気的に接続される。このパッケージ端子の詳細は後述する。
ＡＳＳＰ２０は、複数のユーザーが使用する共通機能を集積した半導体装置であって、複数のＳｉＰにおいて共通して用いられる。ＡＳＳＰ２０は、例えばＣＰＵ、ＲＯＭ、ＲＡＭに加えて、ＰＣＩコントローラやＵＳＢコントローラ、ＤＡＣなどのＣＰＵの周辺機能を実現する回路を有している。ＡＳＳＰ２０は、周辺部にチップ側パッド２１ａ及び第１のモジュール内接続端子２２ａを有している。
チップ側パッド２１ａは、Ｇ／Ａ３０Ｓと対向しない３辺に沿って定義される外部インタフェース配置領域２１に形成される。第１のモジュール内接続端子２２ａは、Ｇ／Ａ３０Ｓと対向する第１の辺に沿って定義される内部インタフェース配置領域２２に形成される。チップ側パッド２１ａは、モジュール側パッド１１ａとボンディングワイヤ１３で接続され、モジュール基板１０の外部と電気的に接続される。第１のモジュール内接続端子２２ａは、Ｇ／Ａ３０Ｓとボンディングワイヤ１３で接続される。
Ｇ／Ａ３０Ｓは、ユーザー毎に異なる個別機能を実現する回路であって、ＳｉＰ１の供給先となるユーザー毎に回路構成とチップサイズとが異なる。チップサイズに関しての詳細は後述するが、本実施の形態では、異なるチップサイズのＧ／Ａは、Ｇ／ＡにおいてＡＳＳＰ２０と対向する第２の辺と直交する第３の辺の方向の長さ（以下単に横幅と称す）を変更することで実現される。また、本実施の形態では、第２のチップとして配線層のみの設計によって所望の機能を実現するゲートアレイを用いた。しかし、この第２のチップは、トランジスタまでが完成した半完成状態のチップであって、配線部分を個別に形成することが可能な半導体装置であれば良い。第２のチップとしては、例えば複数の論理ゲートに加え少数の機能ブロックまでが完成しておりそれらの組み合わせを配線層で変更するエンベデッドアレイやブロック内配線が完成した機能ブロックを有し、この機能ブロック間の配線を変更して所望の機能を得るスタンダードセルなどが使用可能である。
Ｇ／Ａ３０Ｓは、周辺部にチップ側パッド３１ａ及び第２のモジュール内接続端子３２ａを有している。チップ側パッド３１ａは、ＡＳＳＰ２０と対向しない３辺に沿って定義される外部インタフェース配置領域３１に形成される。第２のモジュール内接続端子３２ａは、ＡＳＳＰ２０と対向する第２の辺に沿って定義される内部インタフェース配置領域３２に形成される。チップ側パッド３１ａは、モジュール側パッド１２ａとボンディングワイヤ１３で接続され、モジュール基板の外部と電気的に接続される。第２のモジュール内接続端子３２ａは、ＡＳＳＰ２０の第１のモジュール内接続端子２２ａとボンディングワイヤ１３で接続される。なお、ＡＳＳＰ２０とＧ／Ａ３０Ｓとは、ＡＳＳＰ２０の第１の辺とＧ／Ａ３０Ｓの第２の辺との距離が所定の距離Ａとなるように配置される。
次に、モジュール基板１０の裏面に配置されるモジュール端子について説明する。図２にモジュール基板１０の背面図を示す。図２に示すように、モジュール基板１０の裏面には、共通仕様端子配置領域１４、個別仕様端子配置領域１５及び自由端子配置領域１６が定義されている。
共通仕様端子配置領域１４には、第１のモジュール端子１４ａが配置される。第１のモジュール端子１４ａは、異なるＳｉＰ間で同じ機能の端子が同じ配置となる端子である。この第１のモジュール端子１４ａは、表面側に形成されるモジュール側パッド１１ａとモジュール基板内に形成される配線で接続される。つまり、第１のモジュール端子１４ａの機能は、実装されるＡＳＳＰ２０の機能とチップ側パッド２１ａの端子配列によって決まる。
個別仕様端子配置領域１５には、第２のモジュール端子１５ａが配置される。第２のモジュール端子１５ａは、ＳｉＰの種類に応じて機能及び配置が異なる端子である。この第２のモジュール端子１５ａは、表面側に形成されるモジュール側パッド１２ａ、１２ｂとモジュール基板内に形成される配線で接続される。つまり、第２のモジュール端子１５ａの機能は、実装されるＧ／Ａ３０Ｓの機能とチップ側パッド３１ａの端子配列によって決まる。なお、第２のモジュール端子１５ａのうち、モジュール側パッド１２ｂに接続される端子はオープン状態又は接地状態となる。
自由端子配置領域１６には、第３のモジュール端子１６ａが配置される。第３のモジュール端子１６ａは、例えばＡＳＳＰ２０とＧ／Ａ３０Ｓとの放熱用端子として使用可能である。この場合、第３のモジュール端子１６ａは、それぞれモジュール基板内に形成される配線を介して、ＡＳＳＰ２０とＧ／Ａ３０Ｓのチップ裏面に接続される。そして、第３のモジュール端子１６ａをグランドプレーンや放熱板に接続することで、第３のモジュール端子１６ａは、放熱用端子として機能する。また、第３のモジュール端子１６ａを電源供給用の端子として使用しても良い。
ここで、ＳｉＰ１の断面構造について説明する。図３に図１に示すＩ−Ｉに沿ったＳｉＰ１の断面図を示す。図３に示すように、モジュール基板１０は、支持基板１７を有する。そして、支持基板１７の両面には複数の配線層１８ａ〜１８ｄが形成される。また、モジュール基板１０の表面において、モジュール基板１０の外周部に相当する領域には、モジュール側パッド１１ａ、１２ａが形成される。さらに、本実施の形態では、モジュール基板１０上の所定の位置にＡＳＳＰ２０とＧ／Ａ３０Ｓが配置されるが、このＡＳＳＰ２０の底面とＧ／Ａ３０Ｓの底面とにそれぞれ接するようにグランドプレーンが形成される。モジュール基板１０の配線層１８ａ〜１８ｄの所望の領域には、それぞれ層内配線が形成される。そして、この層内配線はビア（例えば、ブラインドビアや貫通スルーホール）で接続される。なお、このビアは配線の一部となる。基板内配線１９は、層内配線とビアとによって構成される。この基板内配線１９は、モジュール側パッド１１ａ、１２ａ及びグランドプレーンとモジュール基板１０の裏面に形成されるモジュール端子とを適宜接続する。なお、図面では省略したが、モジュール基板１０、ＡＳＳＰ２０、Ｇ／Ａ３０Ｓ及びボンディングワイヤ１３は樹脂等のモールド材料で覆われる。
本実施の形態にかかるＳｉＰ１では、異なる製品となる複数のＳｉＰにおいて、同じ仕様のモジュール基板１０とＡＳＳＰ２０とを共通して用いる。そして、製品に応じて組み合わせるＧ／Ａ３０Ｓを変更し、製品毎に異なる仕様を実現する。これによって、製品に応じてモジュール基板１０及びＡＳＳＰ２０を再設計する必要がなく、モジュール基板１０及びＡＳＳＰ２０をユーザーの仕様が確定する前に製造しておくことが可能になり、製品の短納期化が可能となる。
また、本実施の形態にかかるＳｉＰ１では、ＡＳＳＰ２０とＧ／Ａ３０Ｓとをボンディングワイヤ１３で接続する。ボンディングワイヤの接続工程は、ＢＧＡパッケージの半導体装置を基板に実装する半田リフロー工程よりも簡易な装置で行うことが可能であり、工程にかかる時間も短い。従って、ＡＳＳＰ２０とＧ／Ａ３０Ｓとをボンディングワイヤで接続することで、製品化にかかる時間を短縮することが可能である。
ここで、本実施の形態にかかるＳｉＰ１において、異なるチップサイズを有するＧ／Ａを搭載する場合について詳細に説明する。図４にＧ／Ａ３０Ｓよりも大きなチップサイズを有するＧ／Ａ３０Ｍを搭載する場合を示し、図５にＧ／Ａ３０Ｍよりもさらに大きなチップサイズを有するＧ／Ａ３０Ｌを搭載する場合を示す。
図４に示すように、Ｇ／Ａ３０Ｍの第２の辺の長さ（以下、縦幅と称す）Ｈは、Ｇ／Ａ３０Ｓの縦幅Ｈと同じ長さである。一方、Ｇ／Ａ３０Ｍの横幅Ｗ２は、Ｇ／Ａ３０Ｓの横幅Ｗ１よりも長い。
図５に示すように、Ｇ／Ａ３０Ｌの縦幅Ｈは、Ｇ／Ａ３０Ｓの縦幅Ｈと同じ長さである。一方、Ｇ／Ａ３０Ｌの横幅Ｗ３は、Ｇ／Ａ３０Ｍの横幅Ｗ２よりも長い。また、Ｇ／Ａ３０Ｍは、第２の辺にＧ／Ａ３０Ｓと同じ数の第２のモジュール内接続端子３２ａを有している。なお、図１、図４、図５に示すＳｉＰ１において、ＡＳＳＰ２０の第１の辺と各Ｇ／Ａの第２の辺との間の距離はＧ／Ａのチップサイズによらず距離Ａとすることが好ましい。これによって、第１のモジュール内接続端子２２ａと第２のモジュール内接続端子３２ａとの距離をＧ／Ａのチップサイズによらずほぼ一定とすることが可能である。
このように、縦幅を同じ長さとし、横幅の変更によってチップサイズを変更することでＧ／Ａの第１の辺に配置される第２のモジュール内接続端子３２ａの配置を同じにすることが可能である。さらに、第２のモジュール内接続端子３２ａの配置を異なるチップサイズを有するＧ／Ａ間で同じにし、第１のモジュール内接続端子２２ａと第２のモジュール内接続端子３２ａとの距離を同じにすることで、ボンディングワイヤでＡＳＳＰとＧ／Ａを接続する場合のボンディング条件を同じにすることが可能である。このことから、本実施の形態にかかるＳｉＰ１によれば、同じボンディング条件で異なる機能を有するＳｉＰを製造することが可能となり、ボンディング条件の共用化及び製造装置の共用化が可能となり、従来のＳｉＰよりも製造工程を簡易にすることが可能となる。
ここで、比較例として、Ｇ／Ａの縦幅を変更することでＧ／Ａのチップサイズを変更した場合のＳｉＰについて説明する。この場合の一例として縦幅の異なるＧ／Ａを搭載可能なＳｉＰ１００の平面図を図６〜図８に示す。図６〜図８に示すＳｉＰ１００は、それぞれ、同じチップサイズを有するＡＳＳＰ１２０を搭載している。また、これらのＳｉＰ１００は、それぞれ縦幅がｈ１＜ｈ２＜ｈ３となるＧ／Ａ１３０Ｓ、Ｇ／Ａ１３０Ｍ、Ｇ／Ａ１３０Ｌを搭載している。
図６に示す例では、Ｇ／Ａ１３０Ｓは、縦幅ｈ１がＡＳＳＰ１２０の第１の辺の長さよりも小さい。そのため、ＡＳＳＰ１２０の第１の辺に位置する第１のモジュール内接続端子には、Ｇ／Ａと接続できない端子が存在することになる。この端子を接続するためには、例えば、モジュール基板１１０上にボンディングパッド１２１を別途設ける必要がある。つまり、このようにチップサイズの小さなＧ／Ａを搭載する場合、他の製品と共通のモジュール基板１１０を使用できない可能性がある。
図７に示す例では、Ｇ／Ａ１３０Ｍの縦幅ｈ１がＡＳＳＰ１２０の第１の辺の長さと同じであるため、モジュール基板１１０に特に変更を施すことなく使用可能である。しかしながら、図８に示す例では、Ｇ／Ａ１３０Ｌの縦幅ｈ３がＡＳＳＰ１２０の第１の辺の長さよりも長いために、Ｇ／Ａ１３０ＬにはＡＳＳＰ１２０と直接接続できない第２のモジュール内接続端子１３１が存在する。この端子をどこかに接続するためには、別途ボンディングパッドを設ける必要がある。
つまり、上記比較例では、Ｇ／Ａの縦幅を製品毎に変更するため、Ｇ／Ａのチップサイズによっては、ＡＳＳＰあるいはＧ／Ａに互いを接続するボンディングワイヤを設けることができない場合がある。
さらに、上記比較例において、モジュール基板１１０をＳｉＰ１００の間で共通とするためには、ＡＳＳＰ１２０の上下にデッドスペース１４０が必要になる。このデッドスペース１４０は、Ｇ／Ａのチップサイズによらず、常に必要でありながら、特に使用されない無駄な領域となってしまう。従って、ＳｉＰ１００のデッドスペース１４０によってモジュール基板１１０を無駄に大きなサイズにしなければならずモジュール基板のコストが高価になる問題がある。
一方、本実施の形態にかかるＳｉＰ１では、Ｇ／Ａの縦幅はチップサイズによらず一定であるため、ＡＳＳＰ２０の上下に無駄なスペースは必要ない。従って、本実施の形態にかかるＳｉＰ１は、モジュール基板のサイズを比較例に比べて小さくすることが可能である。また、ボンディングワイヤを設けることできない未接続端子ができてしまうこともない。
実施の形態２
実施の形態２にかかるＳｉＰ２は、異なるＳｉＰ２間で共通して用いられるＡＳＳＰがＢＧＡタイプの半導体装置である場合を示すものである。このＳｉＰ２の平面図を図９に示す。図９に示すように、ＳｉＰ２では、実施の形態１におけるＡＳＳＰ２０に相当する半導体装置としてＡＳＳＰ５０がモジュール基板４０上に実装される。そして、ＡＳＳＰ５０においてＧ／Ａ３０Ｓに対向する辺に沿ってモジュール基板４０上に第１のモジュール内接続端子４２が設けられる。この第１のモジュール内接続端子４２は、モジュール基板内に形成される配線層の基板内配線によってＡＳＳＰ５０の所定の端子と接続される。そして、実施の形態２においても、Ｇ／Ａ３０Ｓの第２のモジュール内接続端子３２ａは、第１のモジュール内接続端子４２とボンディングワイヤ１３で接続される。
また、ＳｉＰ２のモジュール基板４０においてＡＳＳＰ５０を取り外した場合の平面図を図１０に示す。図１０に示すように、モジュール基板４０において、ＡＳＳＰ５０が配置される領域には、ＡＳＳＰ５０の端子が接続される接続端子４３がＡＳＳＰ５０の端子配列に従って形成される。さらに、図９に示すＩＩ−ＩＩ線に沿ったＳｉＰ２の断面図を図１１に示す。図１１に示すように、接続端子４３は、配線層４４ａ〜４４ｄに形成される基板内配線によって、第１のモジュール内接続端子４２あるいはモジュール基板４０の裏面に形成されるモジュール端子１４ａ、１５ａ、１６ａに接続される。
上記説明より、ＳｉＰ２においても、第１のモジュール内接続端子４２をモジュール基板４０上に形成することで第２のモジュール内接続端子３２ａを第１のモジュール内接続端子４２とボンディングワイヤ１３で接続することが可能である。つまり、ＡＳＳＰ５０の実装方法にかかわらず、実施の形態１と同様に製造工程を簡略化することが可能である。なお、実施の形態においても、ＡＳＳＰ５０に接続されるモジュール基板４０の裏面に形成されるモジュール端子は、複数のＳｉＰ２間で共通の仕様となる第１のモジュール端子１４ａとなり、Ｇ／Ａ３０Ｓに接続されるモジュール基板４０の裏面に形成されるモジュール端子は、複数のＳｉＰ２間で異なる仕様となる第２のモジュール端子１５ａとなる。また、第１のモジュール内接続端子４２からＧ／Ａの第２のモジュール内接続端子３２ａまでの距離はＧ／Ａのチップサイズによらずほぼ一定である。
実施の形態３
実施の形態１にかかるＳｉＰ１は、ＢＧＡタイプの端子を有するＳｉＰであった。これに対して、実施の形態３にかかるＳｉＰ３は、ピンタイプの端子を有するＳｉＰである。ＳｉＰ３の平面図を図１２に示す。図１２に示すように、ＳｉＰ３においても、ＡＳＳＰ２０とＧ／Ａ３０Ｓとはボンディングワイヤ１３で接続される。そして、ＡＳＳＰ２０とＧ／Ａ３０Ｓとは、インナーリード６３上に実装される。また、共通パッド配置領域１１に配置されるモジュール側パッドに相当する端子として、モジュール端子６１がリードフレームの周囲に配置される。また、個別パッド配置領域１２に配置されるモジュール側パッドに相当する端子として、モジュール端子６２、６２ａが配置される。そして、モジュール端子６１、６２は、ＡＳＳＰ２０のチップ側パッド２１ａ及びＧ／Ａ３０Ｓのチップ側パッド３１ａとそれぞれボンディングワイヤ１３で接続される。なお、ＳｉＰ３では、モジュール端子６１が実施の形態１の第１のモジュール端子１４ａに相当する端子となり、モジュール端子６２が実施の形態１の第２のモジュール端子１５ａに相当する端子となる。
また、図１２のＩＩＩ−ＩＩＩ線に沿ったＳｉＰ３の断面図を図１３に示す。図１３に示すように、ＳｉＰ３は、モジュール端子６１、６２の一部、インナーリード６３、ＡＳＳＰ２０、Ｇ／Ａ３０Ｓ及びボンディングワイヤ１３を覆うように樹脂等のモールド材で覆われる形状を有する。
つまり、実施の形態３のようなピンタイプの端子を有するパッケージを使用した場合であっても、本発明にかかるＳｉＰを実現することは可能である。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施例の違いのようにパッケージ及びＡＳＳＰの実装方法は異なる方法を使用することも可能であるが、上記実施例に限られるものではない。
実施の形態１にかかるＳｉＰの平面図である。 実施の形態１にかかるＳｉＰの背面図である。 実施の形態１にかかるＳｉＰの断面図である。 実施の形態１にかかるＳｉＰにおいて異なるチップサイズを有する第２のチップを搭載した場合の一例を示す平面図である。 実施の形態１にかかるＳｉＰにおいて異なるチップサイズを有する第２のチップを搭載した場合の他の例を示す平面図である。 実施の形態１にかかるＳｉＰの比較例を示す平面図である。 実施の形態１にかかるＳｉＰの比較例を示す平面図である。 実施の形態１にかかるＳｉＰの比較例を示す平面図である。 実施の形態２にかかるＳｉＰの平面図である。 実施の形態２にかかるＳｉＰにおいてＡＳＳＰを外した場合の平面図である。 実施の形態２にかかるＳｉＰの断面図である。 実施の形態３にかかるＳｉＰの平面図である。 実施の形態３にかかるＳｉＰの断面図である。
符号の説明
１〜３ システムインパッケージ（ＳｉＰ）
１０ モジュール基板
１１ 共通パッド配置領域
１２ 個別パッド配置領域
１１ａ、１２ａ、１２ｂ モジュール側パッド
１８ａ〜１８ｄ、４４ａ〜４４ｄ 配線層
１３ ボンディングワイヤ
１４ 共通仕様端子配置領域
１４ａ 第１のモジュール端子
１５ 個別仕様端子配置領域
１５ａ 第２のモジュール端子
１６ 自由端子配置領域
１６ａ モジュール端子
１７ 支持基板
１９ 基板内配線
２０ ＡＳＳＰ
３０Ｓ、３０Ｍ、３０Ｌ Ｇ／Ａチップ
２１、３１ 外部インタフェース配置領域
２１ａ、３１ａ チップ側パッド
２２、３２ 内部インタフェース配置領域
２２ａ、３２ａ モジュール内接続端子
４０ モジュール基板
４２ モジュール内接続端子
４３ 接続端子
６１、６２ モジュール端子
６３ インナーリード
１１０ モジュール基板
１２１ ボンディングパッド
１３１ モジュール内接続端子
１４０ デッドスペース

Claims (10)

  1. 複数の半導体チップが搭載されるシステムインパッケージであって
    複数のシステムインパッケージに共通に搭載され、少なくともＣＰＵを含む第１のチップと、
    チップ内に形成される配線の接続によって前記システムインパッケージ毎に異なる仕様が実現される第２のチップと、
    前記第１のチップと前記第２のチップとが隣り合って搭載され、前記複数のシステムインパッケージ間において同一形状となるモジュール基板とを有し、
    前記第１のチップは、前記第１のチップ上であって前記第２のチップと対向する第１の辺、又は、当該第１のチップとは異なる領域であって前記第２のチップと対向する領域に第１のモジュール内接続端子を有し、
    前記第２のチップは、前記第２のチップ上であって前記第１のチップと対向する第２の辺に前記第１のチップと接続されるの第２のモジュール内接続端子を有し、
    前記第１のモジュール内接続端子と前記第２のモジュール内接続端子は、ボンディングワイヤで接続されることを特徴とするシステムインパッケージ。
  2. 前記第２のチップは、さらに前記第２の辺と直行する第３の辺とを有し、前記第２の辺は前記複数のシステムインパッケージ間で実質的に同じ長さであって、前記第３の辺は前記複数のシステムインパッケージ間で異なる長さとなることを特徴と請求項１に記載のシステムインパッケージ。
  3. 前記モジュール基板は、前記第１のチップの前記第１のモジュール内接続端子以外の接続端子と接続される第１のパッケージ端子と、前記第２のチップの前記第２のモジュール内接続端子以外の接続端子と接続される第２のパッケージ端子とを有し、前記第１のパッケージ端子は、前記複数のシステムインパッケージ間で端子位置及び端子機能が同じになるように設定され、前記第２のパッケージ端子は、前記第２のチップの機能に応じて端子位置及び端子機能が設定されることを特徴とする請求項２に記載のシステムインパッケージ。
  4. 前記モジュール基板は、前記第１のチップの前記第１のモジュール内接続端子以外の接続端子と接続される第１のパッケージ端子と、前記第２のチップの前記第２のモジュール内接続端子以外の接続端子と接続される第２のパッケージ端子とを有し、前記第１のパッケージ端子は、前記複数のシステムインパッケージ間で端子位置及び端子機能が同じになるように設定され、前記第２のパッケージ端子は、前記第２のチップの機能に応じて端子位置及び端子機能が設定されることを特徴とする請求項１に記載のシステムインパッケージ。
  5. 前記第１、第２のパッケージ端子は、前記モジュール基板が搭載される基板との接続端子であることを特徴とする請求項４に記載のシステムインパッケージ。
  6. 前記第１、第２のパッケージ端子は、前記第１、第２のチップの搭載面と対向する裏面に形成されることを特徴とする請求項４に記載のシステムインパッケージ。
  7. 前記第１、第２のパッケージ端子は、前記モジュール基板の側壁から延出して形成されることを特徴とする請求項４に記載のシステムインパッケージ。
  8. 前記第１モジュール内接続端子と前記第２のモジュール内接続端子との距離は、前記複数のシステムインパッケージ間で実質的に同じ距離であることを特徴とする請求項１に記載のシステムインパッケージ。
  9. 前記第１のチップは、当該第１のチップの裏面に設けられた端子によって前記モジュール基板と接続されることを特徴とする請求項１に記載の半導体システムインパッケージ。
  10. 前記モジュール基板は、前記第１のチップの裏面に設けられた端子に接続される配線が形成される配線層を有し、前記第１のモジュール内接続端子は当該配線層を介して前記第１のチップと接続されることを特徴とする請求項１に記載のシステムインパッケージ。
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