KR101096455B1 - 방열 유닛 및 그 제조방법과 이를 이용한 스택 패키지 - Google Patents

방열 유닛 및 그 제조방법과 이를 이용한 스택 패키지 Download PDF

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Abstract

방열 유닛 및 그 제조방법과 이를 이용한 스택 패키지가 개시되어 있다. 방열 유닛은 리세스부를 갖는 제1 몸체 및 상기 제1 몸체의 리세스부 내에 수직으로 배치되며, 상기 제1 몸체를 관통하도록 형성된 제1 전도성 포스트들을 갖는 제1 방열 부재; 및 상기 제1 방열 부재 상에 부착되어 상기 리세스부를 밀봉하는 제2 몸체 및 상기 제2 몸체를 관통하도록 형성되어 상기 제1 전도성 포스트들과 연결된 제2 전도성 포스트들을 갖는 제2 방열 부재;를 포함하는 것을 특징으로 한다.

Description

방열 유닛 및 그 제조방법과 이를 이용한 스택 패키지{HEAT DISSIPATING UINT AND METHOD FOR MANUFACTURING THEREOF AND STACK PACKAGE USING THE SAME}
본 발명은 반도체 칩의 고속 동작시 발생하는 열을 효과적으로 방출시킬 수 있는 방열 유닛 및 그 제조방법과 이를 이용한 스택 패키지에 관한 것이다.
최근 들어, 반도체 소자 제조 기술의 개발에 따라, 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 반도체 패키지들이 개발되고 있다.
반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.
최근에는 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package) 및 복수개의 반도체 칩들을 적층 한 스택 패키지(stacked semiconductor package)가 개발된 바 있다.
이들 중 스택 패키지는 복수개의 반도체 칩들을 적층하여 데이터 용량을 크게 향상시키는 장점이 있으나, 반도체 칩들의 동작시 각 반도체 칩에서 발생하는 열량이 축적될 경우 열화 현상으로 반도체 칩들의 오작동을 유발하는 등의 문제를 갖는다.
최근에는 CPU, GPU 등과 같은 많은 전력을 소모하는 반도체 칩에 방열 유닛을 장착시키려는 노력이 부단히 이루어지고 있다. 특히, 시스템-인 패키지, 스택 패키지 등과 같이 반도체 칩을 수직 적층하는 구조에서는 열 발생이 심하여 방열 유닛을 탑재시키는 것이 필수불가결한 상황이다.
그러나, 종래의 방열 유닛은 수직적인 전기적 경로를 구현하는 것이 불가능한 구조적인 문제로 반도체 패키지의 외부에 장착하고 있으나, 이 경우 반도체 패키지 내의 열 방출 경로가 길어져 방열 성능을 저하시키는 요인으로 작용하고 있다.
본 발명은 반도체 칩들의 고속 동작시 발생하는 열을 신속하고 효과적으로 제거할 수 있는 방열 유닛 및 그 제조방법과 이를 이용한 스택 패키지를 제공한다.
본 발명의 실시예에 따른 방열 유닛은 리세스부를 갖는 제1 몸체 및 상기 제1 몸체의 리세스부 내에 수직으로 배치되며, 상기 제1 몸체를 관통하도록 형성된 제1 전도성 포스트들을 갖는 제1 방열 부재; 및 상기 제1 방열 부재 상에 부착되어 상기 리세스부를 밀봉하는 제2 몸체 및 상기 제2 몸체를 관통하도록 형성되어 상기 제1 전도성 포스트들과 연결된 제2 전도성 포스트들을 갖는 제2 방열 부재;를 포함하는 것을 특징으로 한다.
상기 제1 전도성 포스트들은 상기 리세스부 내에 간격을 두고 이격되도록 배치되어 유로를 마련하는 것을 특징으로 한다.
상기 유로 내를 이동하는 냉각제를 더 포함하는 것을 특징으로 한다.
상기 제1 전도성 포스트들은, 평면상으로 볼 때, 매트릭스 형태로 배치된 것을 특징으로 한다.
상기 제1 몸체의 일 측면을 관통하도록 형성되어 상기 리세스부와 연결된 냉각제 공급부; 및 상기 제1 몸체의 타 측면을 관통하도록 형성되어 상기 리세스부와 연결된 냉각제 배출부;를 더 포함하는 것을 특징으로 한다.
상기 제1 전도성 포스트들과 제2 전도성 포스트들은 각각의 맞닿는 계면에 형성된 솔더를 매개로 하여 전기적 연결이 이루어진 것을 특징으로 한다.
본 발명의 실시예에 따른 스택 패키지는 기판; 상기 기판 상에 부착된 제1 반도체 칩; 상기 제1 반도체 칩을 관통하도록 형성되어 상기 기판과 제1 반도체 칩을 전기적으로 연결시키는 제1 관통전극들; 상기 제1 반도체 칩 상에 부착된 방열 유닛; 및 상기 방열 유닛 상에 부착된 적어도 하나 이상의 제2 반도체 칩;을 포함하고,
상기 방열 유닛은, 리세스부를 갖는 제1 몸체 및 상기 제1 몸체의 리세스부 내에 수직으로 배치되며, 상기 제1 몸체를 관통하도록 형성된 제1 전도성 포스트들을 갖는 제1 방열 부재; 및 상기 제1 방열 부재 상에 부착되어 상기 리세스부를 밀봉하는 제2 몸체 및 상기 제2 몸체를 관통하도록 형성되어 상기 제1 전도성 포스트들과 연결된 제2 전도성 포스트들을 갖는 제2 방열 부재;를 포함하는 것을 특징으로 한다.
상기 제1 관통전극들은 상기 방열 유닛의 제1 전도성 포스트들과 연결된 것을 특징으로 한다.
상기 제2 반도체 칩은 상기 방열 유닛 상에 하나가 부착되며, 상기 하나의 제2 반도체 칩은 상기 방열 유닛에 플립 칩 본딩된 것을 특징으로 한다.
상기 제2 반도체 칩은 상기 방열 유닛 상에 수직으로 적어도 둘 이상이 부착된 것을 특징으로 한다.
상기 적어도 둘 이상의 제2 반도체 칩들을 각각 관통하도록 형성되어 상기 제2 반도체 칩들과 방열 유닛을 전기적으로 연결시키는 제2 관통전극들을 더 포함하는 것을 특징으로 한다.
상기 제1, 제2 반도체 칩 및 방열 유닛을 포함한 기판 상면을 감싸도록 부착된 히트 싱크를 더 포함하는 것을 특징으로 한다.
상기 히트 싱크는, 상기 제2 반도체 칩 상에 부착된 수평부; 및 상기 수평부로부터 상기 기판을 향해 수직하게 연장되어 상기 방열 유닛 및 기판에 부착된 수직부;를 포함하는 것을 특징으로 한다.
상기 제2 반도체 칩과 히트 싱크 사이에 배치된 제3 반도체 칩을 더 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 방열 유닛의 제조방법은 제1 몸체 및 제2 몸체를 마련하는 단계; 상기 제1 몸체의 상면으로부터 일부 두께를 제거하여 리세스부를 형성하는 단계; 상기 제1 몸체의 리세스부의 바닥면에 제1 비아들을 형성하는 단계; 상기 제1 몸체의 제1 비아들 및 상기 제1 비아들에 대응된 수직 선상 부분에 제1 전도성 포스트들을 형성하는 단계; 상기 제1 전도성 포스트들이 노출되도록 상기 제1 몸체의 하면을 백그라인딩하여 제1 방열부재를 형성하는 단계; 상기 제2 몸체의 상면으로부터 일부 두께를 제거하여 제2 비아들을 형성하는 단계; 상기 제2 몸체의 제2 비아들 내에 제2 전도성 포스트들을 형성하는 단계; 상기 제2 전도성 포스트들이 노출되도록 상기 제2 몸체의 하면을 백그라인딩하여 제2 방열 부재를 형성하는 단계; 및 상기 제1 전도성 포스트들을 갖는 제1 방열 부재 상에 상기 리세스부가 밀봉되도록 상기 제2 전도성 포스트들을 갖는 제2 방열 부재를 부착하는 단계;를 포함하는 것을 특징으로 한다.
상기 제1 비아들을 형성하는 단계와 상기 제1 전도성 포스트들을 형성하는 단계 사이에, 상기 리세스부 및 제1 비아들의 내측면과 제1 몸체의 표면에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 제1 씨드막을 형성하는 단계; 및 상기 제1 비아들 및 상기 제1 비아들에 대응된 수직 선상 부분을 제외한 상기 제1 절연막 및 제1 씨드막을 포함한 제1 몸체의 리세스부를 덮는 제1 마스크를 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 제1 전도성 포스트를 형성하는 단계 후, 상기 제1 전도성 포스트들을 제외한 제1 몸체의 리세스부를 덮는 제1 마스크를 제거하는 단계; 및 상기 제거된 제1 마스크의 하면으로 노출된 제1 씨드막을 제거하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 제2 비아들을 형성하는 단계와 상기 제2 전도성 포스트들을 형성하는 단계 사이에, 상기 제2 비아들의 내측면 및 제2 몸체의 표면에 제2 절연막을 형성하는 단계; 상기 제2 절연막 상에 제2 씨드막을 형성하는 단계; 상기 제2 절연막 및 제2 씨드막을 포함한 제2 몸체의 제2 비아들 내에 제2 마스크를 형성하는 단계; 상기 제2 마스크 주변으로 노출된 상기 제2 몸체 표면의 제2 씨드막을 제거하는 단계; 및 상기 제2 몸체의 제2 비아들 내에 형성된 제2 마스크를 제거하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 제1 전도성 포스트들은, 평면상으로 볼 때, 매트릭스 형태로 배치하는 것을 특징으로 한다.
상기 제1 방열 부재 상에 제2 방열 부재를 부착하는 단계시, 상기 제1 전도성 포스트들과 제2 전도성 포스트들 상호 간이 맞닿도록 부착하는 것을 특징으로 한다.
본 발명은 스택 패키지 내에 전기적 연결 및 냉각제의 유로를 구비한 방열 부재를 삽입하는 것을 통해 전기적 신호의 안정성을 확보할 수 있음과 더불어, 냉각 효과가 뛰어나면서 고집적도를 구현할 수 있는 스택 패키지를 제작할 수 있다.
또한, 본 발명은 유로 내에 채워지는 냉각제가 방열 부재의 전도성 포스트와 직접적으로 접촉하기 때문에 고속 동작시 반도체 칩들에서 발생하는 열을 신속히 외부로 방열시킬 수 있다.
도 1은 본 발명의 실시예에 따른 방열 유닛을 나타낸 단면도.
도 2는 본 발명의 실시예에 따른 방열 유닛의 제1 방열 부재를 개략적으로 나타낸 평면도.
도 3은 본 발명의 실시예에 따른 방열 유닛의 냉각제 순환 방법을 설명하기 위한 평면도.
도 4는 본 발명의 일 실시예에 따른 스택 패키지를 나타낸 단면도.
도 5는 본 발명의 다른 실시예에 따른 스택 패키지를 나타낸 단면도.
도 6a 내지 도 6h는 본 발명의 실시예에 따른 방열 유닛의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.
이하, 첨부된 도면들을 참조로 본 발명의 바람직한 실시예들에 따른 방열 유닛 및 그 제조방법과 이를 이용한 스택 패키지에 대해 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 방열 유닛을 나타낸 단면도이고, 도 2는 본 발명의 실시예에 따른 방열 유닛의 제1 방열 부재를 개략적으로 나타낸 평면도이며, 도 3은 본 발명의 실시예에 따른 방열 유닛의 냉각제 순환 방법을 설명하기 위한 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 방열 유닛(100)은 제1 방열 부재(120) 및 제2 방열부재(140)를 포함한다.
제1 방열 부재(120)는 리세스부(112)를 갖는 제1 몸체(121) 및 상기 제1 몸체(121)의 리세스부(112) 내에 수직으로 배치되며, 상기 제1 몸체(121)를 관통하도록 형성된 제1 전도성 포스트(125)들을 갖는다.
리세스부(112)는 제1 몸체(121)의 상면(121a)으로부터 하면(121b)을 향해 제1 몸체(121)의 일부 두께가 제거된 홈일 수 있다. 예를 들면, 제1 몸체(121)는, 평면상으로 볼 때, 플레이트 형상을 가질 수 있으며, 상기 리세스부(112)는 플레이트 형상을 갖는 제1 몸체(121)의 네 가장자리를 제외한 중앙 부분에 형성되어 제1 전도성 포스트(125)들이 삽입되는 공간을 마련한다.
제2 방열 부재(140)는 제1 방열 부재(120) 상에 부착되어 상기 리세스부(112)를 밀봉하는 제2 몸체(141) 및 상기 제2 몸체(141)를 관통하도록 형성되어 제1 전도성 포스트(125)들과 연결된 제2 전도성 포스트(145)들을 갖는다. 제2 방열 부재(140)는 그의 일면(141a) 또는 타면(141b)이 제1 방열 부재(120)의 상면(121a)에 부착될 수 있으며, 제1 및 제2 방열 부재(120, 140)의 제1 및 제2 전도성 포스트(125, 145)들은 각각의 맞닿는 계면에 형성된 솔더(160)를 매개로 하여 전기적 연결이 이루어진다.
상기 제1 전도성 포스트(125)들과 제2 전도성 포스트(145)들은 각각이 대응하도록 연결되거나, 이와 다르게, 제1 전도성 포스트(125)들과 제2 전도성 포스트(145)들은 그 일부가 연결되고 나머지는 연결되지 않을 수 있다.
한편, 전술한 제1 몸체(121) 및 제2 몸체(141)는, 예를 들면, 유리 기판, 석영 기판, 실리콘 기판 및 절연성 테이프 중 어느 하나를 각각 포함할 수 있으며, 이들 중 실리콘 기판을 이용하는 것이 바람직하다. 상기 제1 및 제2 전도성 포스트(125, 145)들은, 예를 들면, 구리, 니켈, 금 및 이들의 합금 중 어느 하나로 각각 형성될 수 있다. 이러한 제1 및 제2 전도성 포스트(125, 145)들은 동종 또는 이종 물질로 형성될 수 있다.
상기 제1 전도성 포스트(125)들은 제1 몸체(121)의 제1 비아(V1)들 및 상기 제1 비아(V1)들의 수직 선상에 배치된 리세스부(121)의 바닥면을 관통하도록 형성되며, 제2 전도성 포스트(145)들은 제2 몸체(151)의 제2 비아(V2)들을 관통하도록 형성된다. 이때, 제1 전도성 포스트(125)들은 리세스부(112) 내에 일정 간격을 두고 이격되도록 배치되어 유로(180)를 마련하며, 이러한 유로(180) 내에는 냉각제(도 3의 185)가 채워질 수 있다. 이러한 제1 전도성 포스트(125)들은, 평면상으로 볼 때, 매트릭스 형태로 배치하는 것이 바람직하다. 따라서, 상기 제1 전도성 포스트(125)들은 유로(180) 내를 이동하는 냉각제와 상호 접촉하는 구성을 갖는다.
따라서, 본 실시예의 방열 유닛은 제1 전도성 포스트들과 유로 내를 이동하는 냉각제가 직접적으로 접촉하도록 배치되므로 냉각 효과를 배가시킬 수 있는 구조적인 장점이 있다.
한편, 도 1 및 도 3을 참조하면, 상기 방열 유닛(100)은 제1 몸체(121)의 일 측면을 관통하도록 형성되어 리세스부(112)와 연결된 냉각제 공급부(190) 및 상기 제1 몸체(121)의 타 측면을 관통하도록 형성되어 리세스부(112)와 연결된 냉각제 배출부(192)를 더 포함할 수 있다. 도면으로 상세히 제시하지는 않았지만, 상기 냉각제 배출부(192)는 도시하지 않은 냉각관을 매개로 냉각제 공급부(190)와 서로 연결되는 구성을 가질 수 있다.
냉각제(185)는 제1 전도성 포스트(125)들에 둘러싸인 유로(180) 내를 이동한다. 이러한 냉각제(185)는 FC72를 포함하는 유체로 이루어질 수 있다.
따라서, 본 실시예의 방열 유닛은 제1 전도성 포스트들과 유로 내를 이동하는 냉각제가 직접적으로 첩촉하는 구조를 가지므로, 반도체 칩들의 동작시 발생하는 열을 반도체 패키지의 외부로 신속하고 효과적으로 방열시킬 수 있다.
이하, 첨부된 도면들을 참조로 본 발명의 실시예들에 따른 스택 패키지들을 통해 보다 구체적으로 설명하도록 한다.
도 4는 본 발명의 일 실시예에 따른 스택 패키지를 나타낸 단면도이고, 도 5는 본 발명의 다른 실시예에 따른 스택 패키지를 나타낸 단면도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 스택 패키지(105)는 기판(110), 방열 유닛(110), 제1 반도체 칩(150) 및 제2 반도체 칩(160)을 포함한다.
기판(110)은 상면(110a) 및 하면(110b)을 가지며, 상기 상면(110a)에 배치된 본드핑거(114)와 하면(110b)에 배치된 볼랜드(116)를 포함한 회로배선(도시안함)을 갖는다.
제1 반도체 칩(150)은 기판(110) 상면(110a)에 부착되며, 이러한 제1 반도체 칩(150)은 그의 상면에 배치된 본딩패드(도시안함)를 가질 수 있다.
방열 유닛(100)은 제1 반도체 칩(150) 상에 부착될 수 있다. 이러한 방열 유닛(100)은 리세스부(112)를 갖는 제1 몸체(121) 및 상기 제1 몸체(121)의 리세스부(112) 내에 수직으로 배치되며, 상기 제1 몸체(121)를 관통하도록 형성된 제1 전도성 포스트(125)들을 갖는 제1 방열 부재(120)와 상기 제1 방열 부재(120) 상에 부착되어 리세스부(112)를 밀봉하는 제2 몸체(141) 및 상기 제2 몸체(141)를 관통하도록 형성되어 제1 전도성 포스트(125)들과 연결된 제2 전도성 포스트(145)들을 갖는다.
전술한 제1 반도체 칩(150)은 그의 상면 및 하면을 관통하도록 형성되어 기판(110)과 제1 반도체 칩(150)을 전기적으로 연결시키는 제1 관통전극(152)들을 더 갖는다. 제1 관통전극(152)들은 제1 방열 부재(120)의 제1 전도성 포스트(125)들과 전기적으로 연결된다. 이러한 제1 관통전극(152)들과 제1 전도성 포스트(125)들은 동일한 수를 가질 수 있으며, 이 경우 제1 관통전극(152)들과 제1 전도성 포스트(125)들은 각각 대응하도록 연결하는 것이 바람직하다. 이와 다르게, 제1 관통전극(152)들보다 제1 전도성 포스트(125)들의 수가 더 많을 수 있으며, 이 경우 상기 제1 전도성 포스트(125)들의 일부를 제1 관통전극(152)들과 연결하고, 상기 제1 관통전극(152)들과 연결시키지 않은 나머지는 전기적으로 고립된 형태로 설계할 수도 있다. 이 밖에도, 제1 관통전극(152)들과 제1 전도성 포스트(125)들의 연결은 다양한 형태로 변경할 수 있다.
제2 반도체 칩(160)은 방열 유닛(100) 상에 적어도 하나 이상이 부착된다. 이러한 제2 반도체 칩(160)은 방열 유닛(100) 상에 하나가 부착될 수 있으며, 상기 하나의 제2 반도체 칩(160)은 방열 유닛(100) 상에 플립 칩 본딩될 수 있다. 즉, 제2 반도체 칩(160)은 방열 유닛(100) 상에 페이스-다운 타입(face-down type)으로 부착되고, 그의 상면에 구비된 본딩패드(161)가 범프(163)를 매개로 제2 방열 부재(140)의 제2 전도성 포스트(145)와 상호 전기적으로 연결될 수 있다. 이러한 방열 유닛(100)과 제2 반도체 칩(160)의 맞닿는 사이에는 언더-필 부재(165)가 개재될 수 있다.
이때, 상기 제1 반도체 칩(150)과 제2 반도체 칩(160)은 서로 동일한 크기를 가질 수 있다. 이와 다르게, 상기 제1 반도체 칩(150)과 제2 반도체 칩(160)은 서로 상이한 크기를 가질 수 있다.
상기 제1 및 제2 반도체 칩(150, 160)들은 동종 또는 이종 칩일 수 있다. 상기 제1 및 제2 반도체 칩(150, 160)이 이종 칩일 경우, 상기 제1 반도체 칩(150)은 메모리 칩, 시스템 칩 및 컨트롤 칩 중 선택된 어느 하나일 수 있고, 상기 제2 반도체 칩(160)은 상기 선택된 칩을 제외한 나머지 칩들 중 어느 하나일 수 있다.
한편, 도 5를 참조하면, 본 발명의 다른 실시예에 따른 스택 패키지(105)는 기판(110), 방열 유닛(100), 제1 반도체 칩(150), 제2 반도체 칩(160) 및 제3 반도체 칩(170)을 포함한다. 상기 기판(110), 방열 유닛(100) 및 제1 반도체 칩(150)은 일 실시예에 따른 그것들과 동일한바, 중복된 설명은 생략하도록 한다.
상기 제2 반도체 칩(160)은 방열 유닛(100) 상에 적어도 둘 이상이 배치될 수 있으며, 상기 적어도 둘 이상의 제2 반도체 칩(160)들은 이들을 각각 관통하도록 형성되어 상기 제2 반도체 칩(160)들과 방열 유닛(100)을 전기적으로 연결시키는 제2 관통전극(162)들을 더 포함할 수 있다.
이러한 제2 관통전극(162)들은 제2 방열 부재(140)의 제2 전도성 포스트(145)들과 전기적으로 연결되며, 제2 관통전극(162)들과 제2 전도성 포스트(145)들은 동일한 수를 갖거나, 또는 상이한 수를 가질 수 있다. 상기 제2 관통전극(162)들 및 제2 전도성 포스트(145)들은 제1 관통전극(125)들 및 제1 전도성 포스트(125)들과 동일한 방식으로 연결될 수 있는바, 중복된 설명은 생략하도록 한다.
한편, 상기 스택 패키지(105)는 제1, 제2, 제3 반도체 칩(150, 160, 170) 및 방열 유닛(100)을 포함한 기판(110) 상면(110a)을 감싸도록 부착된 히트 싱크(200)를 더 포함할 수 있다. 이러한 히트 싱크(200)는 제3 반도체 칩(170) 상에 부착된 수평부(200a) 및 상기 수평부(200a)로부터 기판(110)을 향해 수직하게 연장되어 방열 유닛(100) 및 기판(110)에 부착된 수직부(200b)를 포함할 수 있다.
따라서, 본 발명의 다른 실시예에 따른 스택 패키지는 반도체 칩의 추가 스택으로 일 실시예에 비해 고용량을 구현할 수 있고, 히트 싱크의 추가 장착으로 일 실시예에 비해 방열 효과면에서 유리한 구조를 갖는다.
이하, 첨부된 도면들을 참조로 본 발명의 실시예에 따른 방열 유닛의 제조방법에 대해 설명하도록 한다.
도 6a 내지 도 6h는 본 발명의 실시예에 따른 방열 유닛의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다.
도 6a를 참조하면, 제1 몸체(121) 및 제2 몸체(도 6e의 141)를 마련한다. 제1 몸체(121) 및 제2 몸체는, 예를 들면, 유리 기판, 석영 기판, 실리콘 기판 및 절연성 테이프 중 어느 하나를 각각 포함할 수 있다.
다음으로, 상기 제1 몸체(121)의 상면(121a)으로부터 하면(121b)을 향해 일부 두께를 제거하여 리세스부(112)를 형성한다. 예를 들면, 제1 몸체(121)는, 평면상으로 볼 때, 플레이트 형상을 가질 수 있으며, 상기 리세스부(112)는 플레이트 형상을 갖는 제1 몸체(121)의 네 가장자리를 제외한 중앙 부분에 형성하는 것이 바람직하다.
도 6b를 참조하면, 상기 제1 몸체(121)의 리세스부(112)의 바닥면에 제1 비아(V1)들을 형성한다. 이러한 제1 비아(V1)들은 제1 몸체(121)의 리세스부(112)의 바닥면에 일정 간격을 두고 상호 이격되도록 형성하는 것이 바람직하다. 다음으로, 상기 리세스부(112) 및 제1 비아(V1)들의 내측면과 제1 몸체(121)의 표면에 제1 절연막(130)을 형성한 후, 상기 제1 절연막(130) 상에 제1 씨드막(132)을 형성한다.
다음으로, 상기 제1 비아(V1)들 및 상기 제1 비아(V1)들에 대응된 수직 선상 부분을 제외한 상기 제1 절연막(130) 및 제1 씨드막(132)을 포함한 제1 몸체(121)의 리세스부(112)를 덮는 제1 마스크(134)를 형성한다.
도 6c를 참조하면, 상기 제1 마스크(도 6b의 134)의 주변으로 노출된 상기 제1 몸체(121)의 제1 비아(V1)들 및 상기 제1 비아(V1)들에 대응된 수직 선상 부분에 제1 전도성 포스트(125)들을 형성한다.
다음으로, 상기 제1 전도성 포스트(125)들을 제외한 제1 몸체(121)의 리세스부(112)를 덮는 제1 마스크를 제거한 후, 상기 제거된 제1 마스크의 하면으로 노출된 제1 씨드막(132)을 제거한다.
도 6d를 참조하면, 상기 제1 전도성 포스트(125)들이 노출되도록 제1 몸체(121)의 하면(121b)을 백그라인딩하여 제1 방열 부재(120)를 형성한다. 도면으로 제시하지는 않았지만, 상기 제1 몸체(121)를 백그라인딩하는 단계시, 상기 제1 전도성 포스트(125)들은 제1 몸체(121) 하면(121b)으로부터 그 일부가 돌출되도록 형성할 수도 있다. 이러한 제1 전도성 포스트(125)들은, 평면상으로 볼 때, 매트릭스 형태로 형성하는 것이 바람직하다.
도 6e를 참조하면, 상기 제2 몸체(141)의 상면(141a)으로부터 일부 두께를 제거하여 제2 비아(V2)들을 형성한다. 이러한 제2 비아(V2)들은 제2 몸체(141) 내에서 일정 간격을 두고 이격되도록 형성하는 것이 바람직하다. 제2 비아(V2)들은 포토 마스크를 이용한 선택적인 식각 공정을 수행하는 것을 통해 형성될 수 있다.
도 6f를 참조하면, 상기 제2 비아(V2)들의 내측면 및 제2 몸체(141)의 표면에 제2 절연막(136)을 형성한 후, 상기 제2 절연막(136) 상에 제2 씨드막(138)을 형성한다. 다음으로, 상기 제2 절연막(136) 및 제2 씨드막(138)을 포함한 제2 몸체(141)의 제2 비아(V2)들 내에 제2 마스크(139)를 형성한 후, 상기 제2 마스크(139) 주변으로 노출된 제2 몸체(141) 표면의 제2 씨드막(138)을 제거한다.
도 6g를 참조하면, 상기 제2 몸체(141)의 제2 비아(V2)들 내에 형성된 제2 마스크(도 6f의 139)를 스트립 공정을 수행하여 제거한다. 다음으로, 상기 제거된 제2 마스크에 의해 노출된 제2 몸체(141)의 제2 비아(V2)들 내에 제2 전도성 포스트(145)들을 형성한다.
다음으로, 상기 제2 전도성 포스트(145)들이 노출되도록 제2 몸체(141)의 하면(141b)을 백그라인딩하여 제2 방열 부재(140)를 형성한다.
도 6h를 참조하면, 상기 제1 전도성 포스트(125)들을 갖는 제1 방열 부재(120) 상에 리세스부(112)가 밀봉되도록 제2 전도성 포스트(145)들을 갖는 제2 방열 부재(140)를 부착한다. 상기 제1 방열 부재(120) 상에 제2 방열 부재(140)를 부착하는 단계시, 상기 제1 전도성 포스트(125)들과 제2 전도성 포스트(145)들은 상호 간이 맞닿도록 부착하는 것이 바람직하다. 이러한 제1 전도성 포스트(125)들과 제2 전도성 포스트(145)들은 솔더(160)를 매개로 하여 상호 전기적으로 연결된다.
이상, 전술한 본 발명의 실시예에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (20)

  1. 리세스부를 갖는 제1 몸체 및 상기 제1 몸체의 리세스부 내에 수직으로 배치되며, 상기 제1 몸체를 관통하도록 형성된 제1 전도성 포스트들을 갖는 제1 방열 부재; 및
    상기 제1 방열 부재 상에 부착되어 상기 리세스부를 밀봉하는 제2 몸체 및 상기 제2 몸체를 관통하도록 형성되어 상기 제1 전도성 포스트들과 연결된 제2 전도성 포스트들을 갖는 제2 방열 부재;
    를 포함하는 방열 유닛.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 전도성 포스트들은 상기 리세스부 내에 간격을 두고 이격되도록 배치되어 유로를 마련하는 것을 특징으로 하는 방열 유닛.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 유로 내를 이동하는 냉각제를 더 포함하는 것을 특징으로 하는 방열 유닛.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 제1 전도성 포스트들은, 평면상으로 볼 때, 매트릭스 형태로 배치된 것을 특징으로 하는 방열 유닛.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 몸체의 일 측면을 관통하도록 형성되어 상기 리세스부와 연결된 냉각제 공급부; 및
    상기 제1 몸체의 타 측면을 관통하도록 형성되어 상기 리세스부와 연결된 냉각제 배출부;
    를 더 포함하는 것을 특징으로 하는 방열 유닛.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 전도성 포스트들과 제2 전도성 포스트들은 각각의 맞닿는 계면에 형성된 솔더를 매개로 하여 전기적 연결이 이루어진 것을 특징으로 하는 방열 유닛.
  7. 기판;
    상기 기판 상에 부착된 제1 반도체 칩;
    상기 제1 반도체 칩을 관통하도록 형성되어 상기 기판과 제1 반도체 칩을 전기적으로 연결시키는 제1 관통전극들;
    상기 제1 반도체 칩 상에 부착된 방열 유닛; 및
    상기 방열 유닛 상에 부착된 적어도 하나 이상의 제2 반도체 칩;을 포함하고,
    상기 방열 유닛은,
    리세스부를 갖는 제1 몸체 및 상기 제1 몸체의 리세스부 내에 수직으로 배치되며, 상기 제1 몸체를 관통하도록 형성된 제1 전도성 포스트들을 갖는 제1 방열 부재; 및
    상기 제1 방열 부재 상에 부착되어 상기 리세스부를 밀봉하는 제2 몸체 및 상기 제2 몸체를 관통하도록 형성되어 상기 제1 전도성 포스트들과 연결된 제2 전도성 포스트들을 갖는 제2 방열 부재;
    를 포함하는 스택 패키지.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 제1 관통전극들은 상기 방열 유닛의 제1 전도성 포스트들과 연결된 것을 특징으로 하는 스택 패키지.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 제2 반도체 칩은 상기 방열 유닛 상에 하나가 부착되며, 상기 하나의 제2 반도체 칩은 상기 방열 유닛에 플립 칩 본딩된 것을 특징으로 하는 스택 패키지.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 제2 반도체 칩은 상기 방열 유닛 상에 수직으로 적어도 둘 이상이 부착된 것을 특징으로 하는 스택 패키지.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 적어도 둘 이상의 제2 반도체 칩들을 각각 관통하도록 형성되어 상기 제2 반도체 칩들과 방열 유닛을 전기적으로 연결시키는 제2 관통전극들을 더 포함하는 것을 특징으로 하는 스택 패키지.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 제1, 제2 반도체 칩 및 방열 유닛을 포함한 기판 상면을 감싸도록 부착된 히트 싱크를 더 포함하는 것을 특징으로 하는 스택 패키지.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 히트 싱크는,
    상기 제2 반도체 칩 상에 부착된 수평부; 및
    상기 수평부로부터 상기 기판을 향해 수직하게 연장되어 상기 방열 유닛 및 기판에 부착된 수직부;
    를 포함하는 것을 특징으로 하는 스택 패키지.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 제2 반도체 칩과 히트 싱크 사이에 배치된 제3 반도체 칩을 더 포함하는 것을 특징으로 하는 스택 패키지.
  15. 제1 몸체 및 제2 몸체를 마련하는 단계;
    상기 제1 몸체의 상면으로부터 일부 두께를 제거하여 리세스부를 형성하는 단계;
    상기 제1 몸체의 리세스부의 바닥면에 제1 비아들을 형성하는 단계;
    상기 제1 몸체의 제1 비아들 및 상기 제1 비아들에 대응된 수직 선상 부분에 제1 전도성 포스트들을 형성하는 단계;
    상기 제1 전도성 포스트들이 노출되도록 상기 제1 몸체의 하면을 백그라인딩하여 제1 방열부재를 형성하는 단계;
    상기 제2 몸체의 상면으로부터 일부 두께를 제거하여 제2 비아들을 형성하는 단계;
    상기 제2 몸체의 제2 비아들 내에 제2 전도성 포스트들을 형성하는 단계;
    상기 제2 전도성 포스트들이 노출되도록 상기 제2 몸체의 하면을 백그라인딩하여 제2 방열 부재를 형성하는 단계; 및
    상기 제1 전도성 포스트들을 갖는 제1 방열 부재 상에 상기 리세스부가 밀봉되도록 상기 제2 전도성 포스트들을 갖는 제2 방열 부재를 부착하는 단계;
    를 포함하는 방열 유닛의 제조방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 제1 비아들을 형성하는 단계와 상기 제1 전도성 포스트들을 형성하는 단계 사이에,
    상기 리세스부 및 제1 비아들의 내측면과 제1 몸체의 표면에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 제1 씨드막을 형성하는 단계; 및
    상기 제1 비아들 및 상기 제1 비아들에 대응된 수직 선상 부분을 제외한 상기 제1 절연막 및 제1 씨드막을 포함한 제1 몸체의 리세스부를 덮는 제1 마스크를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 방열 유닛의 제조방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 16 항에 있어서,
    상기 제1 전도성 포스트를 형성하는 단계 후,
    상기 제1 전도성 포스트들을 제외한 제1 몸체의 리세스부를 덮는 제1 마스크를 제거하는 단계; 및
    상기 제거된 제1 마스크의 하면으로 노출된 제1 씨드막을 제거하는 단계;
    를 더 포함하는 것을 특징으로 하는 방열 유닛의 제조방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 제2 비아들을 형성하는 단계와 상기 제2 전도성 포스트들을 형성하는 단계 사이에,
    상기 제2 비아들의 내측면 및 제2 몸체의 표면에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 상에 제2 씨드막을 형성하는 단계;
    상기 제2 절연막 및 제2 씨드막을 포함한 제2 몸체의 제2 비아들 내에 제2 마스크를 형성하는 단계;
    상기 제2 마스크 주변으로 노출된 상기 제2 몸체 표면의 제2 씨드막을 제거하는 단계; 및
    상기 제2 몸체의 제2 비아들 내에 형성된 제2 마스크를 제거하는 단계;
    를 더 포함하는 것을 특징으로 하는 방열 유닛의 제조방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 제1 전도성 포스트들은, 평면상으로 볼 때, 매트릭스 형태로 배치하는 것을 특징으로 하는 방열 유닛의 제조방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 제1 방열 부재 상에 제2 방열 부재를 부착하는 단계시,
    상기 제1 전도성 포스트들과 제2 전도성 포스트들 상호 간이 맞닿도록 부착하는 것을 특징으로 하는 방열 유닛의 제조방법.
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