KR20150002518A - 반도체 패키지 내의 다이간 간격을 감소시키는 언더필 물질 플로우 제어 - Google Patents

반도체 패키지 내의 다이간 간격을 감소시키는 언더필 물질 플로우 제어 Download PDF

Info

Publication number
KR20150002518A
KR20150002518A KR20140079125A KR20140079125A KR20150002518A KR 20150002518 A KR20150002518 A KR 20150002518A KR 20140079125 A KR20140079125 A KR 20140079125A KR 20140079125 A KR20140079125 A KR 20140079125A KR 20150002518 A KR20150002518 A KR 20150002518A
Authority
KR
South Korea
Prior art keywords
die
semiconductor
substrate
underfill material
barrier structure
Prior art date
Application number
KR20140079125A
Other languages
English (en)
Other versions
KR101645507B1 (ko
Inventor
옴카르 지. 카라데
니틴 에이. 데쉬판데
라젠드라 씨. 디아스
에드빈 세테겐
라스 디. 스코글룬드
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20150002518A publication Critical patent/KR20150002518A/ko
Application granted granted Critical
Publication of KR101645507B1 publication Critical patent/KR101645507B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/175—Material
    • H01L2224/17505—Bump connectors having different materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H01L2224/32058—Shape in side view being non uniform along the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

반도체 패키지에서 다이간 간격을 감소시키는 언더필 물질 플로우 제어 및 결과적인 반도체 패키지가 기재된다. 예에서, 반도체 장치는 복수의 도전 콘택트에 의해 공통 반도체 패키지 기판의 최상측 금속화층의 콘택트 패드에 결합된 집적 회로를 갖는 표면을 각각 갖는 제1 및 제2 반도체 다이를 포함하고, 제1 및 제2 반도체 다이는 간격만큼 분리된다. 배리어 구조물이 제1 반도체 다이와 공통 반도체 패키지 기판 사이에 배치되고 적어도 부분적으로 제1 반도체 다이 아래에 놓인다. 언더필 물질층이 제2 반도체 다이 및 배리어 구조물과 접촉하지만 제1 반도체 다이와는 접촉하지 않는다.

Description

반도체 패키지 내의 다이간 간격을 감소시키는 언더필 물질 플로우 제어{UNDERFILL MATERIAL FLOW CONTROL FOR REDUCED DIE-TO-DIE SPACING IN SEMICONDUCTOR PACKAGES}
본 발명의 실시예는 반도체 패키지 분야에 관한 것으로, 특히, 반도체 패키지 내의 다이간 간격을 감소시키는 언더필 물질 플로우 제어 및 결과적인 반도체 패키지에 관한 것이다.
현재의 소비자 전자 시장은 빈번히 매우 복잡한 회로를 필요로 하는 복합 기능을 요구한다. 더 작은 기본 빌딩 블록, 예를 들어, 트랜지스터로 스케일링하는 것은 각각의 진보적인 세대와 더불어 단일 다이 상에 좀 더 복잡한 회로를 포함시키는 것을 가능하게 하였다. 반도체 패키지는 집적 회로(IC) 칩 또는 다이를 보호하는데 사용되고, 또한 외부 회로와의 전기 인터페이스를 갖는 다이를 제공한다. 더 작은 전자 장치에 대한 요구의 증가로, 반도체 패키지는 더 소형으로 설계되고 더 큰 회로 밀도를 지원해야 한다. 또한, 더 높은 성능의 장치에 대한 요구는 후속의 어셈블리 프로세싱과 양립가능하고 얇은 패키징 프로파일 및 낮은 전체 뒤틀림(warpage)이 가능한 개선된 반도체 패키지에 대한 필요성을 초래한다.
수년 동안 C4 솔더 볼 접속부가 반도체 장치와 기판 사이에 플립 칩 배선(flip chip interconnections)을 제공하는데 사용되어 왔다. 플립칩 또는 C4(Controlled Collapse Chip Connection)는, 와이어 본드 대신 솔더 범프를 이용하는 집적 회로(IC) 칩, MEMS 또는 컴포넌트 등의 반도체 장치에 사용되는 장착 타입이다. 솔더 범프는 기판 패키지의 상부측 상에 위치하는 C4 패드 상에 퇴적된다. 반도체 장치를 기판에 장착하기 위하여, 액티브측이 장착 영역 상에서 아래로 향하도록 뒤집힌다(flipped over). 솔더 범프는 반도체 장치를 기판에 직접 접속하는데 사용된다.
플립 칩을 프로세싱하는 것은 종래의 IC 제조와 유사하고, 몇 개의 추가의 단계를 갖는다. 제조 프로세스의 거의 끝에서, 부착 패드가 금속화되어 솔더를 더 많이 수용하도록 한다. 이것은 일반적으로 몇 개의 처리로 구성된다. 그 후, 작은 점의 솔더가 각각의 금속화된 패드 상에 퇴적된다. 그 후, 평상시처럼 칩이 웨이퍼로부터 절단된다. 플립 칩을 회로에 부착하기 위하여, 칩이 뒤집혀 솔더 점이 하부의 전자 회로 또는 회로 기판 상의 커넥터 상에 놓인다. 그 후, 일반적으로 초음파 또는 대신 리플로우(reflow) 솔더 프로세스를 이용하여 솔더가 재용융되어 전기 접속부를 생성한다. 이것은 또한 칩 회로와 하부 장착부 사이에 작은 공간을 남긴다. 대부분의 경우, 그 후, 전기 절연 접착제가 "언더필(underfill)"되어 더 강한 기계적 접속부를 제공하고, 히트 브리지를 제공하고, 칩 및 시스템의 나머지의 차별적인 가열로 인해 솔더 조인트가 스트레스 받지 않도록 한다. 그러나, 이러한 플립 칩 배치에서 언더필에 사용되는 물질에 대한 개선이 필요하다.
TSV(through silicon via) 및 실리콘 인터포저(interposer) 등의 더 새로운 패키징 및 다이간 상호 접속 어프로치가 고성능 MCM(Multi-Chip Module) 및 SiP(System in Package)를 실현하기 위하여 설계자의 많은 관심을 얻고 있다. 그러나, 언더필 물질 기술의 추가적인 개선이 또한 이러한 새로운 패키징 체제(regimes)에 필요하다.
도 1은 본 발명의 실시예에 따라 EmIB(Embedded Interconnection Bridge) 접속 다이 1(메모리) 및 다이 2(CPU/SoC)를 갖는 반도체 패키지의 단면도.
도 2는 본 발명의 실시예에 따라 함께 패키징된 HPC(high performance computing) 다이 및 HBM(high bandwidth memory) 레이아웃에 대한 패키지 레이아웃의 평면도.
도 3은 본 발명의 실시예에 따라 공통 기판 상에 배치된 메모리 다이 및 CPU/SoC 다이를 포함하는 반도체 패키지의 단면도.
도 4는 본 발명의 실시예에 따라 공통 기판 상에 배치된 메모리 다이 및 CPU/SoC 다이를 포함하는 반도체 패키지의 단면도.
도 5는 본 발명의 실시예에 따라 다이간(die-to-die, D2D) 간격 만큼 분리된 구리(Cu) 평면 및 언더필(UF) 영역의 개략적인 레이아웃을 나타내는 도면.
도 6은 본 발명의 실시예에 따라 D2D 간격 만큼 분리된 구리(Cu) 평면 및 언더필(UF) 영역의 개략적인 레이아웃을 나타내는 도면.
도 7은 본 발명의 실시예에 따라 작은 필레(fillets)를 위한 다이 간 구리 트레이스에 대한 레이아웃의 예시적인 평면도.
도 8은 본 발명의 실시예에 따라 도 7의 구리 트레이스의 레이아웃의 일부의 대표적인 단면도.
도 9는 본 발명의 실시예에 따라 에폭시 필레를 제한하는데 구리 트레이스/트렌치를 사용하는 것을 나타내는 이미지.
도 10은 본 발명의 실시예에 따라 잉여 에폭시에 대한 런어웨이(runaway) 루트로서 이용될 구리 트레이스/트렌치의 레이아웃의 평면도.
도 11은 본 발명의 실시예에 따라 런어웨이 트렌치 개념을 입증하는 시뮬레이션 결과로부터의 복수의 시뮬레이션 이미지를 포함하는 도면.
도 12는 본 발명의 실시예에 따라 D2D 간격 만큼 분리된 잉크 배리어 및 언더필(UF) 영역의 개략적인 레이아웃을 포함하는 도면.
도 13a는 본 발명의 실시예에 따라 EmIB(embedded interconnect bridge)와 결합되고 언더필 물질 플로우를 제어하는 배리어를 포함하는 다중 다이를 포함하는 반도체 패키지의 단면도.
도 13b는 본 발명의 실시예에 따라 EmIB(embedded interconnect bridge)와 결합되고 언더필 물질 플로우를 제어하는 배리어를 포함하는 다중 다이를 포함하는 반도체 패키지의 단면도.
도 14는 본 발명의 실시예에 따라 인터포저와 결합되고 언더필 물질 플로우를 제어하는 배리어를 포함하는 다중 다이를 포함하는 반도체 패키지의 단면도.
도 15는 본 발명의 실시예에 따라 스루-몰드(through-mold) 제1 레벨 배선을 갖고 언더필 물질 플로우를 제어하는 배리어를 포함하는 3D 집적 회로의 단면도.
도 16은 본 발명의 실시예에 따라 스루-몰드(through-mold) 제1 레벨 배선을 갖고 언더필 물질 플로우를 제어하는 배리어를 포함하는 3D 집적 회로의 단면도.
도 17은 본 발명의 실시예에 따라 내장 스택 TSV(through-silicon via) 다이를 갖고 언더필 물질 플로우를 제어하는 배리어를 포함하는 코어리스(coreless) 기판의 단면도.
도 18은 본 발명의 실시예에 따른 컴퓨터 시스템의 개략도.
반도체 패키지 내의 다이간 간격을 감소시키는 언더필 물질 플로우 및 결과적인 반도체 패키지를 설명한다. 다음의 설명에서, 본 발명의 실시예의 완전한 이해를 제공하기 위하여, 패키징 및 상호접속 아키텍쳐 등의 많은 특정한 세부사항이 기재된다. 본 발명의 실시예는 이러한 특정한 세부사항 없이 실행될 수 있음은 당업자에게 자명하다. 다른 예에서, 특정한 반도체 제조 프로세스 등의 공지된 특징은 본 발명의 특징을 불필요하게 모호하게 하지 않도록 상세히 설명하지 않는다. 또한 도면에 도시된 다양한 실시예는 설명적 표시이며 반드시 일정한 비율로 그려지는 것은 아니다.
여기에 기재된 하나 이상의 실시예는 EmIB(Embedded Interconnection Bridge) 기반 반도체 패키지 및 제품 내의 다이간(D2D) 간격을 감소시키기 위하여 언더필(UF) 플로우를 제어하는 방법 및 프로세스에 관한 것이다. 형태는 모세관 언더필, EmIB 기반 구조뮬, 실리콘 인터포저 기반 구조물, 엄격한 다이간 간격 및 엄격한 다이간 거리 사양을 갖는 일반적인 제품 중의 하나 이상을 포함할 수 있다.
컨텍스트를 제공하기 위하여, EmIB(Embedded Interconnection Bridge) 기술은 HBM(high bandwidth memory)를 갖는 HPC(high performance computing)에 사용 및/또는 평가되고 있고, 그 예는 도 1 및 2와 관련하여 이하에서 설명한다. 일반적으로, 중앙 처리 장치/시스템-온-칩(CPU/SoC) 다이와 메모리 다이 간의 작은 (예를 들어, 대략 100 마이크로미터) 다이간(D2D) 간격은 도전(challenge)임을 드러내고, 그 예는 도 3과 관련하여 이하에서 설명한다.
도 1은 본 발명의 실시예에 따라 EmIB(Embedded Interconnection Bridge) 접속 다이 1(메모리) 및 다이 2(CPU/SoC)를 갖는 반도체 패키지(100)의 단면도를 나타낸다. 도 1을 참조하면, 반도체 패키지(100)는 제1 다이(102)(예를 들어, 메모리 다이) 및 제2 다이(104)(예를 들어, CPU 또는 SoC 다이)를 포함한다. 제1 다이(102) 및 제2 다이(104)는 제1 다이(102) 및 제2 다이(104) 각각의 범프(108 및 110) 및 EmIB의 본드 패드(112)를 통해 예를 들어 열적 압축 본딩(TCB)에 의해 EmIB(106)에 결합된다. 제1 다이(102), 제2 다이(104) 및 EmIB(106)에는 도 1에 도시된 바와 같이 추가의 라우팅층(114)과 함께 포함된다. 추가의 라우팅층은 간단하거나 복잡할 수 있으며, 다른 패키지와의 결합을 위한 것일 수 있거나 유기 패키지 또는 인쇄 회로 기판(PCB) 등 중의 일부 또는 전부를 형성할 수 있다.
도 2는 본 발명의 실시예에 따라 함께 패키징된 HPC(high performance computing) 다이 및 HBM(high bandwidth memory) 레이아웃에 대한 패키지 레이아웃(200)의 평면도이다. 도 2를 참조하면, 패키지 레이아웃(200)은 공통 기판(202)을 포함한다. CPU/SoC 다이(204)는 8개의 메모리 다이(206)와 함께 기판(202)에 의해 지지된다. 복수의 EmIB(208)가 C4 접속부(210)에 의해 메모리 다이(206)를 CPU/SoC 다이(204)에 브리징한다. 다이간 간격(212)은 대략 100 내지 200 마이크로미터이다. 하향 시각으로부터, 다이(204 및 206)는 C4 접속부(210) 위에 배치되고, C4 접속부는 EmIB(208) 위에 배치되고, EmIB는 기판(202)에 포함된다.
도 3은 본 발명의 실시예에 따라 공통 기판(306) 상에 배치된 메모리 다이(302) 및 CPU/SoC 다이(304)를 포함하는 반도체 패키지(300)의 단면도이다. 도 3을 참조하면, 메모리 다이(302)와 CPU/SoC(304) 간의 다이간(D2D) 간격(308)은 대략 100 내지 200 마이크로미터이다. 언더필(UF) 필레(fillet) 물질(309)이 갭(308) 내에 배치된다. 메모리 다이(302)의 범프(310)는 메모리 다이(302)의 에지(312)로부터 대략 1밀리미터에 위치한다. 본 발명의 실시예에 따르면, 결과적인 영역(314)은 도 4와 연관하여 이하에서 더 상세히 설명하는 바와 같이 패터닝된 배리어 물질을 배치하는데 사용될 수 있다. 추가적으로, 이러한 배리어 물질(예를 들어, 구리(Cu) 평면) 내의 슬롯은 영역(316) 내의 에폭시 필레 폭/KOZ(keep out zone)을 감소시킬 수 있다.
구체적으로, 도 1 내지 3을 일반적으로 참조하면, HBM 다이와 연괸된 높은 비용은 메모리 다이 부착 전에 CPU 다이의 테스트를 요구할 수 있다. 현재의 CPU 언더필 프로세스는 CPU 다이로부터 대략 200 마이크로미터 미만에서 메모리 다이가 부착되는 것을 방지할 수 있는 에폭시 필레 폭을 야기한다. CPU 다이 측벽 또는 댐(dam) 상의 배리어의 사용을 포함하는 초기 평가는 성공적이지 않았다. 추가적으로, 언더필 전에 모든 다이가 본딩되면, 보이드를 형성하지 않고 모든 다이를 채우는데 있어서 문제가 발생할 수 있다. 합류 플로우 프론트 및 작은 다이간 거리를 따르는 매우 빠른 에지 플로우로부터 주요 리스크가 파생된다.
일반적인 어프로치에서, 본 발명의 하나 이상의 실시예에 따르면, 소정의 언더필(UF) 에폭시 물질 및 프로세스 조건에 대하여, UF 필레 기하학적 구조(예를 들어, 높이, 폭 및 스프레드(spread))는 에폭시 물질을 보내기 위해 (예를 들어, 슬롯을 가지고) 패터닝되는 배리어의 도움으로(예를 들어, Cu 평면의 사용) 잉여 에폭시 물질의 흐름을 제어함으로써 조절될 수 있고 짧은 필레 폭을 야기한다. 이러한 하나의 실시예에서, 구리 트레이스 또는 트렌치 등의 배리어가 상이한 폭 및 길이를 가지고 형성되며 그 위치 및 배향은 배리어의 부재시 관찰되는 엑폭시 플로우 프론트에 따라 설계된다. 이러한 슬롯은 상이한 다이 사이즈 및 요구되는 다이간 간격에 맞추어질 수 있다. 특정한 대안의 실시예에서, 슬롯 및/또는 트렌치가 잉크 배리어의 길이를 따라 제조되면 표면 에너지 배리어 등의 다른 배리어는 더 효율적이 될 수 있다. 기판 패터닝 및 레이저 어블레이션(laser ablation)은 잉크 배리어 슬롯을 제조하는 적절한 방법으로서 포함된다.
특히, 본 발명의 하나 이상의 실시예에 따라, 100 내지 200 마이크로미터 D2D 간격은 CPU 다이 상의 UF 필레 기하학적 구조가 메모리 다이의 배치에 지장을 주는 것을 방지함으로써 달성된다. UF 스프레드/블리드(bleed)는 (예를 들어, CPU 다이 에지에 대한 대략 1.1 밀리미터의 거리에 걸쳐) 메모리 패드 표면으로 연장하지 않는다. 특정한 실시예에서, CPU 및 메모리 다이 상의 미세한 피치 범프 간의 기판 표면 상의 영역(예를 들어, 대략 1.3 밀리미터)은 배리어 물질이 배치되는 영역이다.
상기의 예로서, 도 4는 본 발명의 실시예에 따라 공통 기판(406) 상에 배치된 메모리 다이(402) 및 CPU/SoC 다이(404)를 포함하는 반도체 패키지(400)의 단면도이다. 도 4를 참조하면, EmIB 구조(405)가 기판(406)에 포함되고 메모리 다이(402)와 CPU/SoC 다이(404)를 결합한다. 메모리 다이(402)와 CPU/SoC 다이(404) 사이의 다이간(D2D) 간격(408)은 대략 100 내지 200 마이크로미터이다. 언더필(UF) 필레 물질(409)이 갭(408)에 배치된다. 메모리 다이(402)의 미세 피치 범프(410)는 메모리 다이(402)의 에지(412)로부터 대략 1 밀리미터에 위치한다. 본 발명의 실시예에 따라, 결과적인 영역(414)은 그 상에 배치된 패터닝된 배리어 물질층(418)(예를 들어, 패터닝된 구리층)을 포함한다. 특정한 실시예에서, 이하에서 더 상세히 설명하는 바와 같이, 배리어 물질층(418)에 형성된 슬롯은 예를 들어 도 4의 영역 A에서 에폭시 필레 폭/KOZ(keep out zone)를 감소시키는데 사용될 수 있다. 따라서, 도 4는 메모리 다이 에지에 대한 CPU UF 에폭시 필레 근접의 제어를 예시한다. 제어는 CPU 다이 상의 UF 필레 기하학적 구조가 (예를 들어, 영역 A에서) 메모리 다이의 배치에 지장을 주는 것을 방지함으로써 달성된다.
CPU 다이의 에지를 따르는 UF 에폭시 플로우는 영역을 더 큰 필레 폭을 나타내도록 하는 EmIB로의 더 미세한 피치(예를 들어, 55 또는 65 마이크로미터) 상호 접속 영역 내에서 더 빠를 것으로 기대된다. 일 예로서, 도 5는 본 발명의 실시예에 따라 다이간(D2D) 간격(506)(예를 들어, 100 내지 200 마이크로미터) 만큼 떨어진 구리(Cu) 평면(502) 및 언더필(UF)(504) 영역의 개략적인 레이아웃(500)을 나타낸다. 도 5를 참조하면, Cu 평면(502)은 그 내에 형성된 슬롯(508)을 갖고 UF 플로우는 패턴(510)을 갖는다. 도 5의 좌측은 배리어 물질(예를 들어, Cu 평면)의 배치를 나타낸다. Cu 평면(502)은 인접하는 2개의 다이 사이에서 예를 들어 CPU 다이(505)의 전체 길이를 따라, 가능하면, 인접하는 메모리 다이의 일부의 아래에 연장한다.
슬롯 길이 및 폭은 도 5에 도시된 바와 같이 에폭시 필레의 높이 및 폭을 최소화하도록 조절될 수 있다. 또한, 슬롯 이외의 패턴이 배리어(예를 들어, 구리 평면) 물질에 형성될 수 있다. 구리 또는 다른 배리어 물질 내에 절개된 이러한 슬롯 또는 패턴은 다이 에지를 따라 상이한 영역 내의 UF 스프레드 및/또는 필레 형상 또는 높이의 제어를 가능하게 한다. 일 실시예에서, 슬롯 또는 패턴은 레이저 어블레이션(laser ablation)을 이용하여 제조되어 언더필 KOZ(keep out zone)를 감소시킨다. 슬롯 또는 패턴은 특정 애플리케이션에 따라 상이한 형상, 사이즈 및/또는 배향을 갖도록 제조될 수 있다.
실시예에서, 구리 평면(502)의 에지는 UF 에폭시에 대한 배리어로서 동작하고, 또한, 슬롯이 구리 평면에 형성되어 다이 영역 밖으로 연장하는 임의의 잉여 에폭시 물질을 "흡출(bleed out)"한다. 도 5를 다시 참조하면, UF 제공(dispense) 방향은 화살표(512)로 도시된다. 특정한 실시예에서, UF는 도 5에 도시된 바와 같이 EmIB(550)에서 미세한 피치 상호 접속 영역에서 더 많이 흐른다.
다른 형태에서, 2개의 CPU 다이가 공통 기판 위에 배치되는 경우, 배리어 물질 내의 슬롯은 UF 제공 플로우의 방향에 따라 V자형(chevron) 패턴 및 배향으로 형성될 수 있다. 일 예로서, 도 6은 본 발명의 실시예에 따라 다이간(D2D) 간격(606)(예를 들어 100 내지 200 마이크로미터)만큼 떨어진 구리(Cu) 평면(602) 및 언더필(UF)(604)의 개략적인 레이아웃(600)이다. 도 6을 참조하면, Cu 평면(602)에는 제1 배향을 갖는 복수의 제1 슬롯(608) 및 상이한 제2 배향을 갖는 복수의 제2 슬롯(609)이 형성되어 있다. UF 플로우는 패턴(610)을 갖는다. 도 6의 좌측은 배리어 물질(예를 들어, Cu 평면)의 배치를 나타낸다. Cu 평면(602)은 2개의 CPU 다이(605A 및 605B)에 의해 공유되고, 가능하면, 인접하는 메모리 다이의 일부의 하부에 있다. UF 제공 방향은 화살표(612 및 613)에 의해 도시된다. 특정한 실시예에서, UF는 도 6에 도시된 바와 같이 EmIB(650)에서 미세 피치 상호 접속 영역에서 더 많이 흐른다. 특정한 실시예에서, 도시된 바와 같이, V자형 슬롯(608 및 609)이 Cu 평면에 형성되고 UF 에폭시 플로우의 각각의 방향(612 또는 613)으로 배향된다.
도 5 및 6을 다시 참조하면, 슬롯(508, 608 및 609) 등의 슬롯 또는 다른 기하학적 패턴이 하부의 유전 물질을 손상시키지 않는 자외선(UV) 레이저 어블레이션 프로세스를 이용하여 구리 평면에 형성될 수 있다. 예시적인 실시예에서, 적절한 레이저 파라미터 세트는 대략 355 나노미터의 레이저 파장, 대략 18 mJ의 파워, 대략 32 kHz의 주파수(예를 들어, 반복 레이트), 대략 210 mm/s의 갈보닉 속도(Galvonic speed), 대략 8 마이크로미터의 스팟 사이즈, (예를 들어, 대략 40 마이크로미터의 빔 직경에 대하여) 대략 10X의 빔 팽창에서의 펄스파 UV 레이저 어블레이션의 사용을 포함한다. 일 실시예에서, 레이저 어블레이션을 수행하는 것은 슬롯 패턴의 DXF 파일을 레이저 시스템에 임포트(import)하는 것을 포함하고, 갈보(galvo)는 레이저 빔을 조사하여 슬롯 영역에서만 구리를 제거한다.
도 7은 본 발명의 실시예에 따라 작은 필레를 위한 다이들 사이의 구리 트레이스에 대한 레이아웃(700)의 예시적인 평면도이다. 도 7을 참조하면, 복수의 구리 트레이스(702)가 리프팅(lifting)을 피하기 위하여 제공된 하나 이상의 패드(704, 706, 708, 710)와 결합된다. CPU 다이(712), 제1 메모리 다이(714) 및 제2 메모리 다이(716)는 레이아웃(700)을 오버레이한다. 도시된 레이아웃은 메모리 다이의 본딩 전에 CPU가 언더필되는 2-패스(two-pass) 플로우를 가능하게 할 수 있다. 다른 실시예에서, 각각의 다이가 UF 물질의 제공을 허용하기 위해 이웃 다이가 없는 적어도 하나의 측면을 갖는 한, 레이아웃은 또한 언더필 전에 모든 다이가 본딩되는 프로세스 플로우를 가능하게 한다.
도 8은 본 발명의 실시예에 따라 도 7의 구리 트레이스의 레이아웃의 일부의 대표적인 단면도이다. 도 8을 참조하면, 반도체 패키지(800)는 범프(806)에 인접하는 제1 돌출부(804)를 갖는 제1 다이(802) 및 범프(812)에 인접하는 제2 돌출부(810)를 갖는 제2 다이(808)를 포함한다. 제1 및 제2 다이는 패키지 기판(814) 및 개재(intervening) 유전층(816) 위에 배치된다. 일 실시예에서, 유전층(816)은 ABF(Aginomoto build up film) 유전층이다. 구리 트레이스(818)는 다이(802 및 808) 사이의 유전층(816) 상에 배치된다. 일 실시예에서, 도시된 바와 같이, 구리 트레이스(818)의 피처(feature)는 대략 20 마이크로미터의 간격을 갖는다. 더 좁은 피처 폭은 대략 20 마이크로미터이지만, 도시된 바와 같이, 더 넓은 피처 폭은 대략 50 마이크로미터이다. 일 실시예에서, 스테핑(stepping) 다이 사이즈는 각각의 측면 상에서 실제 다이 사이즈보다 대략 25 마이크로미터 더 크다. 트레이스 간의 트렌치는 상이한 폭, 높이 및/또는 간격으로 이루어질 수 있음을 이해할 것이다.
도 9는 본 발명의 실시예에 따라 구리 트레이스/트렌치를 이용하여 에폭시 필레를 제한하는 것을 나타내는 이미지(900)이다. 이미지(900)를 참조하면, 에폭시 필레는 대략 60 마이크로미터로 제한된다. 제한 범위는 100 마이크로미터 다이 간 거리를 가능하게 하기에 충분하다. 즉, 100 마이크로미터 미만의 KOZ(keep out zone)가 구리(Cu) 트레이스를 이용하여 달성된다.
도 10은 본 발명의 실시예에 따라 잉여 에폭시에 대한 런어웨이 루트로서 이용되는 구리 트레이스/트렌치의 레이아웃(1000)의 평면도이다. 도 10을 참조하면, 레이아웃(1000)은 복수의 구리 트레이스(1002)를 포함한다 (대안으로, 트레이스는 구리에 형성된 트렌치로서 간주될 수 있다). 구리 트레이스(1002)는 레이아웃(1000)의 우측에 위치하는 다이(1004) 상에서 제공될 때 잉여 에폭시에 대한 런어웨이 루트를 제공한다. 일 실시예에서, 트레이스(1002) 간의 간격은 모세관 압력(풀(pull))이 다이 범프 영역(1006)보다 높도록 결정된다. 이것은 잉여 에폭시가 다이 에지로부터 멀어져 필레를 작게 유지하면서 런어웨이 트레이스에 흡입되도록 한다. 도 7을 다시 참조하면, 이러한 트레이스는 다이 사이에서 구현된다.
도 11은 본 발명의 실시예에 따라 런어웨이 트렌치 개념을 입증하는 시뮬레이션 결과로부터 복수의 시뮬레이션 이미지(1100)를 포함한다. 시뮬레이션 이미지(1100)를 참조하면, (A)에서, 에폭시(1102)가 다이(1104)의 우측 상에 제공된다. 다음 이미지(A) 내지 (H)에 이어서, 에폭시(1102)는 다이(1104)의 C4 영역(1106) 아래로 끌어당겨진다. 필레가 성장함에 따라 좌측 상의 트렌치에 닿는다. 트렌치는 필레가 좌측 상에서 깨질때까지 더 높은 모세관력으로 계속 잉여 에폭시를 끌어당긴다. 이것은 다이 및 트렌치 사이의 거리보다 작은 필레 폭을 남긴다.
다른 실시예에서, 구리 대신, 잉크 배리어가 이용된다. 이러한 일 실시예에서, 잉크 배리어에 의해 형성된 패턴은 대략 150 마이크로미터 보다 크다. 그에 반해, 폭에 있어서 150 마이크로미터 이하의 피처는 에폭시 플로우 프로세스 동안 붕괴(breach)될 수 있다. 일 실시예에서, 더 넓은 잉크 배리어(예를 들어, 150 마이크로미터보다 큰 피처 폭)이 금속 배리어 물질(예를 들어, 구리 배리어층)에 형성된 슬롯과 함께 사용되어 에폭시 플로우의 추가적인 억제를 제공한다. 다른 실시예에서, 슬롯은 에폭시 플로우가 더 큰 영역(예를 들어, 미세 피치 배선이 있는 영역)에서 비교적 넓은 캐비티를 갖도록 패터닝된다.
잉크 배리어를 이용한 구현예로서, 도 12는 본 발명의 실시예에 따라 다이간(D2D) 간격(1026)(예를 들어, 100 내지 200 마이크로미터) 만큼 분리된 잉크 배리어(1202) 및 언더필(UF) 영역(1204)의 개략적인 레이아웃(1200)을 포함한다. UF 물질(1204)은 도 12에 도시된 바와 같이 미세한 범프 구조에서 더 큰 범위로 블리드(bleed)할 수 있다. 제2 잉크 배리어(1203)가 또한 UF(1204)와 간격(1206)의 동일한 측면 상에 포함된다. 또한 도 12에는 (평면도(1202A) 및 단면도(1202B)로서) 잉크 배리어(1202) 및 (평면도(1203A) 및 단면도(1203B)로서) 잉크 배리어(1203)의 확대도가 포함된다. 확대도로부터 알 수 있는 바와 같이, 실시예에서, 슬롯(1250 및 1252)은 각각 잉크 배리어(1202 및 1203)에 포함된다. 이러한 일 실시예에서, 잉크 배리어(1202 및 1203) 내의 슬롯 또는 패턴은 잉크 배리어 높이를 어기는 임의의 UF 물질을 포함하도록 잉크로 절개(cut into)된다. 특정한 실시예에서, 도 12에 도시된 바와 같이, 레이아웃(1200)의 좌측 상에 위치한 슬롯 및 레이아웃(1200)의 우측 상의 접속된 슬롯은 잉여 UF 물질의 흐름 및 필레 폭의 감소를 돕는다.
여기에 기재된 실시예는 예를 들어 신뢰성 개선을 위해 지대한 영향을 미치는 구현예를 가질 수 있다. 애플리케이션은, 이에 제한될 필요는 없지만, CPU/프로세서, 다른 장치와 결합된 CPU를 포함하는 멀티칩/3D 패키징, 메모리(예를 들어, 플래시/DRAM/SRAM) 등을 포함할 수 있다. 몇 개의 비제한 예가 이하에서 제공된다. 구현예는 고성능 마이크로프로세서(예를 들어, 서버) 패키지, 멀티칩 패키지, 유기 패키지 기판, 송신선, 2.5 D(다이 및 보드 간의 Si 피처), 온-다이, 온 패키지 등의 아키텍쳐 내의 애플리케이션을 포함한다. 더 일반적으로, 여기에 기재된 실시예는 CPU/프로세서, 다른 장치와 결합된 CPU를 갖는 멀티칩/3D 패키징, 메모리(예를 들어, 플래시/DRAM/SRAM) 등에 대한 지대한 영향을 미치는 구현예를 가질 수 있다. 몇 개의 비제한 예가 이하에서 제공된다. 애플리케이션은 특히 플립칩, C4(controlled collapse chip connection) 및/또는 볼 그리드 어레이(BGA) 구현예에 유용할 수 있다.
본 발명의 실시예에 따라 도 4에 도시되어 있는 예인, 제1 일반 예에서, 특정한 애플리케이션에 따라, 다이가 유연성 기판 또는 강성 기판에 결합된다. 기판은 그 내에 배치된 복수의 전기 트레이스를 갖는다. 실시예에서, 외부 콘택트층이 또한 형성된다. 일 실시예에서, 외부 콘택트층은 볼 그리드 어레이(BGA)를 포함한다. 다른 실시예에서, 외부 콘택트층은, 이에 제한되지 않지만, LGA(land grid array) 또는 PGA(array of pins) 등의 어레이를 포함한다. 언더필 물질 플로우를 제어하는 배리어(418)의 포함을 위한 영역(414)이 패키지 기판에 제공된다.
다른 예시적인 구현예에서, 도 13a는 본 발명의 실시예에 따라 EmIB와 결합되고 각각 언더필 물질 플로우를 제어하는 배리어를 포함하는 다중 다이를 포함하는 반도체 패키지(1300A)의 단면도이다. 도 13a를 참조하면, 반도체 패키지(1300A)는 제1 다이(1302)(CPU, 메모리 칩셋, 등) 및 제2 다이(1304)(CPU, 메모리 칩셋, 등)을 포함한다. 제1 다이(1302) 및 제2 다이(1304)는 제1 다이(1302) 및 제2 다이(1304) 각각의 범프(1308 및 1310) 및 실리콘 브리지의 본드 패드(1312)를 통해 예를 들어 열적 압축 본딩(TCB)에 의해 EmIB(1306)에 결합된다. 제1 다이(1302), 제2 다이(1304) 및 EmIB(1306)는 도 13a에 도시된 바와 같이 추가의 라우팅층(1314)과 함께 포함된다. 추가의 라우팅층은 간단하거나 복잡할 수 있으며, 다른 패키지와의 결합을 위한 것일 수 있거나 유기 패키지 또는 인쇄 회로 기판(PCB) 등의 일부 또는 전부를 형성할 수 있다. 에폭시 필레 물질(1349)은 제1 다이(1302)와 EmIB(1312)/구조(1314) 인터페이스 사이 및 제2 다이(1304)와 EmIB(1312)/구조(1314) 인터페이스 사이에 포함된다. 일 실시예에서, 언더필 물질 플로우를 제어하는 배리어의 포함을 위한 영역(1301)은 구조(1314)에 제공된다. 다른 실시예에서, 실리콘 브리지가 사용되고, 패키지에 내장되지 않고, 오히려 개방 캐비티에 내장된다.
다른 예시적인 구현예에서, 도 13b는 본 발명의 실시예에 따라 EmIB(embedded interconnect bridge)와 결합되고 각각 언더필 물질 플로우를 제어하는 배리어를 포함하는 다중 다이/다이 스택을 포함하는 반도체 패키지(400B)의 단면도이다. 도 13b를 참조하면, 반도체 패키지(1300B)는 제1 다이(1352)(중앙 처리 장치(CPU) 등) 및 제2 다이(1354)(추가의 CPU 또는 메모리 다이 또는 메모리 다이 스택 등, 메모리 다이 스택은 도 13b에 도시됨)를 포함한다. 제1 다이(1352) 및 제2 다이(1354)는 제1 다이(1352) 및 제2 다이(1354) 각각의 범프(1358 및 1360)를 통해 예를 들어 열적 압축 본딩(TCB)에 의해 EmIB(1356)에 결합된다. EmIB(1356)는 도 13b에 도시된 바와 같이 기판(예를 들어, 유연성 유기 기판) 또는 보드(에폭시 PCB 물질 등) 물질(1370)에 내장된다. 에폭시 필레 물질(1399)이 제1 다이(1352)와 EmIB(1356)/기판(1370) 인터페이스 사이 및 제2 다이(1354)와 EmIB(1356)/기판(1370) 인터페이스 사이에 포함된다. 일 실시예에서, 언더필 물질 플로우를 제어하는 배리어의 포함을 위한 영역(1351)이 구조(1370)에 제공된다.
본 발명의 실시예는 또한 인터포저/기판 인터페이스에 또는 다이/인터포저 인터페이스에 또는 그 둘 다에서 인터포저 구조에 적용가능하다. 예를 들어, 도 14는 본 발명의 실시예에 따라 인터포저에 결합되고 언더필 물질 플로우를 제어하는 배리어를 포함하는 다중 다이를 포함하는 반도체 패키지(1400)의 단면도이다. 도 14를 참조하면, 반도체 패키지(1400)는 제1 다이(1402) 및 제2 다이(1404)를 포함한다. 제1 다이(1402) 및 제2 다이(1404)는 실리콘 인터포저 등의 인터포저(1406)에 결합된다. 제1 다이(1402) 및 제2 다이(1404)는 제1 다이(1402) 및 제2 다이(1404) 각각의 범프(1408 및 1410) 및 인터포저(1406)의 본드 패드(1412)를 통해 예를 들어 열적 압축 본딩(TCB)에 의해 인터포저(1406)에 결합된다. 인터포저(1406)는 제1 다이(1402) 및 제2 다이(1404)를 유기 패키지(1420)에 결합한다. 유기 패키지(1420)는 도 14에 도시된 바와 같이 자신의 라우팅층을 포함할 수 있다. 인터포저(1406)를 통한 결합은 도 14에 도시된 바와 같이 TSV(through silicon via)(1430)에 의해 달성된다. 실시예에서, 도시된 바와 같이, 언더필 물질(1497, 1498 또는 1499)을 포함하는 가능한 위치는 제1 다이(1402)와 인터포저(1406) 사이, 제2 다이(1404)와 인터포저(1406) 사이 및 인터포저(1406)와 패키지(1420) 사이를 포함한다. 일 실시예에서, 다이와 인터포저 사이의 언더필 물질 플로우를 제어하는 배리어의 포함을 위한 영역(1401A)이 인터포저(1406)에 제공된다. 일 실시예에서, 인터포저 및 기판 사이의 언더필 물질 플로우를 제어하는 배리어의 포함을 위한 영역(1401B)이 유기 패키지(1420)에 제공된다.
다른 형태에서, 본 발명의 실시예에 따라 스루-몰드 제1 레벨 배선을 갖고 에폭시 필레 물질을 포함하는 다양한 3D 집적 회로 패키지가 기재된다.
제1 예에서, 도 15를 참조하면, 반도체 패키지(1500)는 기판(1502)을 포함한다. 하부 반도체 다이(1504)는 표면적을 갖는 액티브 측면(1506)을 갖는다. 하부 반도체 다이(1504)는 액티브 측면(1506)이 기판(1502)으로부터 먼 상태로 기판(1502)에 결합된다. 상부 반도체 다이(1508)는 하부 반도체 다이(1504)의 표면적보다 큰 표면적을 갖는 액티브 측면(1510)을 갖는다. 상부 반도체 다이(1508)는 액티브 측면(1510)이 기판(1502)에 가까운 상태로 기판(1502)에 결합된다. 하부 반도체 다이(1504)의 액티브 측면(1506)은 (예를 들어, 다이의 각각으로부터의 솔더 범프로 구성된) 다이간 배선 구조(1512)에 의해 상부 반도체 다이(1508)의 액티브 측면(1510)에 대향하여 전도성 결합된다. 상부 반도체 다이(1508)는 하부 반도체 다이(1504)를 바이패스하는 제1 레벨 배선(1514)에 의해 기판(1502)에 전도성 결합된다. 상부 반도체 다이(1508)는 또한 상부 반도체 다이(1508)의 액티브 측면(1510)으로부터 연장하고 하부 반도체 다이(1504)에 인접하는 복수의 범프(1520)(예를 들어, 높은(tall) 구리 범프)에 의해 기판(1502)에 전도성 결합된다. 복수의 범프(1520)는 제1 레벨 배선(1514)에 결합된다. 실시예에서, 하부 반도체 다이(1504) 및 복수의 범프(1520)는 도 15에 도시된 바와 같이 몰딩층(1516)에 하우징된다. 실시예에서, 상부 반도체 다이(1508) 및 하부 반도체 다이(1504)는 또한 도 15에 도시된 바와 같이 에폭시 필레 물질(1518)에 의해 기판(1502)에 결합된다. 일 실시예에서, 언더필 물질 플로우를 제어하는 배리어의 포함을 위한 영역(1501)이 기판(1502)에 제공된다.
실시예에서, 상부 반도체 다이(1508)는 하부 반도체 다이(1504)에 전력을 제공한다. 실시예에서, 상부 반도체 다이(1508)는 예를 들어 기판(1508)에서의 라우팅을 통해 하부 반도체 다이(1504)와 기판(1504) 사이의 통신을 가능하게 하도록 구성되어 있다. 실시예에서, 하부 반도체 다이(1504)는 또한 TSV(through silicon via)를 갖지 않는다. 따라서, 하부 다이(1504)와 기판(1502) 사이의 접속이 FLI 범프(1514) 뿐만 아니라 상부 다이(1508) 상의 배선을 통해 간접적으로 달성된다. 그러나, 다른 실시예에서, 하부 다이는 하부 다이 상의 TSV를 이용하여 직접 접속될 수 있음을 이해할 것이다.
따라서, 도 15를 참조하여, 스루-몰드 FLI를 갖는 3D IC에 대하여, 하부 및 상부 액티브 다이가 서로 마주보고 스택된다. 이러한 3D IC 스택을 달성하는데 TSV가 필요하지 않을 수 있다. FLI 구리 범프가 몰딩층에 내장된다. 상부 및 하부 다이는 몰딩 컴파운드에 의해 언더필된 공통 인터페이스를 갖는다. 제조에 대하여, 스루 몰드 FLI(first level interconnect)를 갖는 최종 3D IC 스택 다이가 패키지 기판에 부착되고, 언더필링되고, 후속으로 어셈블링된다.
반도체 다이(1504 또는 1508) 중의 하나 또는 모두가 단결정 실리콘 기판 등의 반도체 기판으로부터 형성될 수 있다. 이에 제한되지 않지만, 그룹 III-V 물질 및 게르마늄 또는 실리콘 게르마늄 물질 기판 등의 다른 물질이 또한 고려될 수 있다. 반도체 다이(1504 또는 1508)의 액티브 측면(각각, 1506 또는 1510)은 반도체 장치가 형성되는 측면일 수 있다. 실시예에서, 반도체 다이(1504 또는 1508) 각각의 액티브 측면(1506 또는 1510)은, 이에 제한되지 않지만, 기능 회로로의 다이 배선 구조에 의해 함께 상호 접속되어 집적 회로를 형성하는 트랜지스터, 커패시터 및 저항 등의 복수의 반도체 장치를 포함한다. 당업자가 이해하는 바와 같이, 반도체 다이의 장치 측은 집적 회로 및 배선을 갖는 액티브 부분을 포함한다. 반도체 다이는, 몇 개의 상이한 실시예에 따라, 이에 제한되지 않지만, 마이크로프로세서(단일 또는 다중 코어), 메모리 장치, 칩셋, 그래픽 장치, ASIC(application specific integrated circuit)을 포함하는 임의의 적절한 집적 회로 장치일 수 있다.
스택 다이 장치(1500)는 특히 로직 다이와 메모리 다이를 패키징하기에 적합할 수 있다. 예를 들어, 실시예에서, 다이(1504 도는 1508) 중의 하나는 메모리 다이이다. 다른 다이는 로직 다이이다. 본 발명의 실시예에 있어서, 메모리 다이는, 이에 제한되지 않지만, SRAM(static random access memory), DRAM(dynamic random access memory), NVM(nonvolatile memory) 등의 메모리 장치이고, 로직 다이는, 이에 제한되지 않지만, 마이크로프로세서 및 디지털 신호 프로세서 등의 로직 장치이다.
본 발명의 실시예에 따르면, 다이 배선 구조(1512), 복수의 범프(1520) 또는 제1 레벨 배선(1514) 중의 하나 이상은 금속 범프의 어레이로 구성된다. 일 실시예에서, 각각의 금속 범프는, 이에 제한되지 않지만, 구리, 금 또는 니켈 등의 금속으로 구성된다. 기판(1502)은 특정 애플리케이션에 따라 유연성 기판 또는 강성 기판일 수 있다. 실시예에서, 기판(1502)은 그 내에 배치된 복수의 전기적 트레이스를 갖는다. 실시예에서, 외부 콘택트층이 또한 형성된다. 일 실시예에서, 외부 콘택트층은 볼 그리드 어레이(BGA)를 포함한다. 다른 실시예에서, 외부 콘택트층은, 이에 제한되지 않지만, LGA(land grid array) 또는 PGA(array of pins) 등의 어레이를 포함한다.
몰드층(1516)에 대하여, 층을 제조하는데 몇 개의 옵션이 사용될 수 있다. 실시예에서, FLI 범프 및 하부-다이 오버-몰드 어프로치가 사용된다. 일 실시예에서, 오버-몰드층이 후속으로 연마(grind back)되어 FLI 범프를 노출시킨다. 일 실시예에서, 연마는 범프(예를 들어, 구리 범프)에 가까운 곳에서 수행되어 레이저 어블레이션이 구리 범프를 개방하는데 사용된다. 후속으로, 솔더 페이스트 프린트 또는 마이크로 볼 부착이 구리 범프에 대하여 수행된다. 일 실시예에서, 구리 범프의 직접 레이저 개방은 임의의 연마 없이 수행된다. 솔더 동작은 상술한 바와 같이 유사하게 수행된다. 다른 실시예에서, 범프 및 하부 다이 몰딩은 FLI 범프 및 하부 다이 상에 폴리머 막이 있는 상태로 노출된다. 범프 노출은 필요하지 않지만, FLI Cu 범프의 세정(cleaning)이 플라즈마 또는 레이저 등에 의해 요구될 수 있다. 다른 실시예에서, 트랜스퍼 또는 압축 몰드가 사용된다. 다른 실시예에서, 종래의 몰딩 대신에 모세관 언더필층 형성이 확장되어 FLI 범프를 커버한다. 몰딩층(1516)은 비도전 물질로 구성될 수 있다. 일 실시예에서, 몰딩층(1516)은, 이에 제한되지 않지만, 실리카 필러로 구성되는 에폭시 수지 또는 플라스틱 등의 물질로 구성된다.
제2 예에서, 도 16을 참조하면, 반도체 패키지(1600)는 기판(1602)을 포함한다. 하부 반도체 다이(1604)는 표면적을 갖는 액티브 측면(1606)을 갖는다. 하부 반도체 다이(1604)는 액티브 측면(1606)이 기판(1602)으로부터 먼 상태로 기판(1602)에 결합된다. 상부 반도체 다이(1608)는 하부 반도체 다이(1604)의 표면적보다 큰 표면적을 갖는 액티브 측면(1610)을 갖는다. 상부 반도체 다이(1608)는 액티브 측면(1610)이 기판(1602)에 근접한 상태로 기판(1602)에 결합된다. 하부 반도체 다이(1604)의 액티브 측면(1606)은 다이간 배선 구조(1612)에 의해 상부 반도체 다이(1608)의 액티브 측면(1610)에 대향하여 전도성 결합된다. 상부 반도체 다이(1608)는 하부 반도체 다이(1604)를 바이패스하는 제1 레벨 배선(1614)에 의해 기판(1602)에 전도성 결합된다. 상부 반도체 다이(1608)는, 상부 반도체 다이(1608)의 액티브 측면(1610)으로부터, 적어도 부분적으로 하부 반도체 다이(1604)에 인접하여, 복수의 솔더 볼(1622)로 연장하는 복수의 범프(1620)에 의해 기판(1602)에 전도성 결합된다. 복수의 솔더볼(1622)은 제1 레벨 배선(1614)에 결합된다. 실시예에서, 하부 반도체 다이(1604), 복수의 범프(1620) 및 복수의 솔더 볼(1622)은 도 16에 도시된 바와 같이 몰딩층(1616)에 하우징된다. 실시예에서, 상부 반도체 다이(1608) 및 하부 반도체 다이(1604)는 추가로 도 16에 또한 도시된 바와 같이 에폭시 필레 물질(1618)에 의해 기판(1602)에 결합된다. 일 실시예에서, 언더필 물질 플로우를 제어하는 배리어의 포함을 위한 영역(1601)이 기판(1602)에 제공된다.
따라서, 도 16을 참조하여, 스루-몰드 FLI를 갖는 3D IC에 대한 새로운 어프로치는 몰딩층 내에 솔더를 배치하는 것을 포함한다. 솔더는 몰딩 전에 배치된 후 연마 또는 레이저 개방에 의해 노출된다. 대안으로, 솔더 페이스트가 구리 범프를 통한 레이저 개방 후에 배치될 수 있다. 패키징된 다이의 특성 및 구성 및 패키지(1600)의 물질은 패키지(1500)에 대하여 상술한 것과 동일하거나 유사하다. 실시예에서, 솔더 볼(1622)은 납(lead)으로 또는 금 및 주석 솔더 또는 은 및 주석 솔더의 합금 등의 무연(lead free)으로 구성된다.
도 15 및 16을 참조하여, 혼합 FLI 범프 높이가 상부 반도체 다이에 사용될 수 있다. 예를 들어, 일 실시예에서, 혼합 높이 FLI 범프는 톱-해트(top-hat) 또는 슬렌더 구리 칼럼 범핑 프로세스(slender copper column bumping process)를 이용하여 생성된다. 여기서, 제1 범핑 마스크 및 도금 동작은 FLI 및 LMI 양쪽 모두에 짧은 범프 높이를 제공한다. 제2 범핑 마스크 및 도금 동작은 더 높은 FLI 범프만을 제공한다. 도 15 및 16에 도시된 바와 같이, 구리 및 솔더 범핑의 다양한 조합이 FLI를 위해 수행될 수 있음을 이해할 것이다.
본 발명의 다른 형태에서, 다이를 통해 내장 스택(embedded stacked) 스루-실리콘 비아 다이를 갖는 코어리스 기판이 개시된다. 예를 들어, C4 솔더 볼 접속부를 갖는 반도체 다이가 범프리스 형성층(Bumpless Build-Up Layer) 또는 BBUL 프로세서 패키징 기술에서 패키징될 수 있다. 이러한 프로세스는 실리콘 다이를 프로세서 패키지 와이어에 부착하는데 통상의 작은 솔더 범프를 이용하지 않기 때문에 범프리스(bumpless)이다. 실리콘 다이 주변에서 성장하거나 형성되기 때문에 형성층(build-up layers)을 갖는다. 추가적으로, 어떤 반도체 패키지는 종래의 기판에서 흔히 발견되는 두꺼운 수지 코어층을 포함하지 않는 코어리스 기판을 이용한다. 실시예에서, BBUL 프로세스의 일부로서, 전기적 도전성 비아 및 라우팅층이 SAP(semi-additive process)를 이용하여 반도체 다이의 액티브 측면 위에 형성되어 나머지 층을 완료한다. 실시예에서, 외부 콘택트층이 형성된다. 일 실시예에서, 외부 도전 콘택트의 어레이는 볼 그리드 어레이(BGA)이다. 다른 실시예에서, 외부 도전 콘택트의 어레이는, 이에 제한되지 않지만, LGA(land grid array) 또는 PGA(array of pins) 등의 어레이이다. 스택 다이를 포함하는 특정한 예에서, 도 17은 본 발명의 실시예에 따라 내장 스택 TSV 다이를 갖고 언더필 물질 플로우를 제어하는 배리어를 포함하는 코어리스(coreless) 기판의 단면도이다.
도 17을 참조하면, 스택 다이 장치(1700)는 코어리스 기판(1704)에 내장된 제1 다이(1702)를 포함한다. 코어리스 기판(1704)은 랜드 측면(1706) 및 다이 측면(1708)을 포함한다. 제1 다이(1702)는 또한 액티브 표면 또는 장치 측면(1710) 및 후면 표면 또는 후면(1712)을 포함하고 제1 다이(1702)의 액티브 표면(1710)은 랜드 측면(1706)을 향하고, 후면(1712)은 코러이스 기판(1704)의 다이 측면(1708)과 동일한 방향으로 향한다. 액티브 표면은, 이에 제한되지 않지만, 기능 회로로의 다이 배선 구조에 의해 함께 상호 접속되어 집적 회로를 형성하는 트랜지스터, 커패시터 및 저항 등의 복수의 반도체 장치를 포함할 수 있다.
당업자가 이해하는 바와 같이, 제1 다이(1702)의 장치 측면(1710)은 집적 회로 및 배선(미도시)을 갖는 액티브부를 포함한다. 제1 다이(1702)는, 이에 제한되지 않지만, 몇 개의 상이한 실시예에 따라, 마이크로프로세서(단일 또는 멀티코어), 메모리 장치, 칩셋, 그래픽 장치, ASIC(application specific integrated circuit)를 포함하는 임의의 적절한 집적 회로 장치일 수 있다. 실시예에서, 스택 다이 장치(1700)는 또한 제1 다이(1702)의 후면(1712) 상에 배치된 다이 본딩 필름(1730)을 포함한다.
실시예에서, 제1 다이(1702)는, 다이 측면(1708) 아래에 배치되고 제1 다이(1702)에 결합된 제2 다이(1714)를 포함하는 더 큰 장치의 일부이다. 제2 다이(1714)는 또한 액티브 표면, 또는 장치 측면(1716)을 갖는 것으로 간략하게 도시되지만, 금속화부(M1 내지 M11) 또는 임의의 수 및 상부 금속화 두께를 가질 수 있다. 제2 다이(1714)는 또한 후면 또는 후면(1718)을 갖는다.
제2 다이(1714)가 또한 코어리스 기판(1704)에 내장된다. 실시예에서, 제2 다이(1714)는 적어도 하나의 스루-실리콘 비아(1720)를 갖는다. 2개의 스루-실리콘 비아가 도시되고, 그 중 하나는 열거되지만, 2개의 도시된 스루-실리콘 비아는 간략화를 위해 제시된다. 실시예에서, 1000개까지의 스루-실리콘 비아가 제2 다이(1714)에 제공된다. 그러므로 제2 다이(1714)는 그 내에 배치된 스루-실리콘 비아를 포함하는 다이(TSV 다이(1714))라 할 수 있다. TSV 다이(1714)의 장치 측면(1716)은 랜드 측면(1706)을 향하지만, 후면(1718)은 코어리스 기판(1704)의 다이 측면(1708)을 향한다. 당업자가 이해하는 바와 같이, TSV 다이(1714)의 장치 측면(1716)은 또한 집적 회로 및 배선(미도시)을 갖는 액티브부를 포함한다. TSV 다이(1714)는, 이에 제한되지 않지만, 몇 개의 상이한 실시예에 따라, 마이크로프로세서(단일 또는 멀티코어), 메모리 장치, 칩셋, 그래픽 장치, ASIC를 포함하는 임의의 적절한 집적 회로 장치일 수 있다.
도시된 바와 같이, 제1 다이(1702)는 적어도 하나의 스루-실리콘 비아(1720)를 통해 TSV 다이(1714)에 결합된다. 실시예에서, 제1 다이(1702)는 하나 이상의 스루-실리콘 비아를 통해 TSV 다이(1714)에 전기적으로 결합된다. 일 실시예에서, 제1 다이(1702)는 제1 다이(1702) 상에 배치된 하나 이상의 해당 도전 범프(1726) 및 TSV 다이(1714) 상에 배치된 하나 이상의 본드 패드(미도시)에 의해 하나 이상의 스루-실리콘 비아(1720)를 통해 TSV 다이(1714)에 전기적으로 결합된다. 본드 패드는 TSV 다이(1714)의 후면(1718) 상에 포함되고 하나 이상의 스루-실리콘 비아(1720)과 정렬된다. 실시예에서, 에폭시 플럭스 물질(1728)의 층은 제1 다이(1702)와 TSV 다이(1714) 사이에 배치된다. 실시예에서, 코어리스 기판(1704)에는 제1 다이(1702)와 TSV 다이(1714) 사이의 추가의 라우팅 층이 없다. 즉, 실시예에서, 제1 다이(1702)와 TSV 다이(1714)는 제1 다이(1702)의 장치 측면(1710) 상의 도전 범프 및 TSV 다이(1714)의 하나 이상의 스루-실리콘 비아(1720)을 통해서만 통신한다.
TSV 다이(1714)는 또한 간략한 형태로 장치 측면(1718) 상에 금속화부를 갖는 것으로 도시된다. 금속화부는 장치 측면(1716)에서 TSV 다이(1714) 내의 집적 회로와 접촉한다. 실시예에서, 금속화부는 TSV 다이(1714)의 복잡도를 외부 세계로 핀을 빼기(pin out) 위하여 금속-1(M1) 내지 금속-11(M11) 금속화 층을 갖고, 여기서, M1은 TSV 다이(1714) 내의 집적 회로와 접촉한다. 선택된 실시예에서, M1과 M11 사이에 임의의 수의 금속화부가 존재한다. 예시적인 실시예에서, TSV 다이(1714)는 M1 내지 M7의 금속화부를 갖고 M7은 M1 내지 M6보다 두껍다. 다른 금속화부 수 및 두께 조합이 주어진 애플리케이션 유틸리티에 따라 달성될 수 있다.
실시예에서, 도 17에 도시된 바와 같이, 스택 다이 장치(1700)는 코어리스 기판(1704)의 랜드 측면(1706)에 기초 기판(1722)을 포함한다. 예를 들어, 제1 다이(1702) 및 TSV 다이(1714)가 스마트폰 실시예 또는 핸드헬드 리더 실시예 등의 핸드헬드 장치의 일부인 경우, 기초 기판(1722)은 마더보드이다. 예시적인 실시예에서, 제1 다이(1702) 및 TSV 다이(1714)가 스마트폰 실시예 또는 핸드헬드 리더 실시예 등의 핸드헬드 장치의 일부인 경우, 기초 기판(1722)은 사용하는 동안 개인이 터치하는 부분 등의 외부 쉘(shell)이다. 예시적인 실시예에서, 제1 다이(1702) 및 TSV 다이(1714)가 스마트폰 실시예 또는 핸드헬드 리더 실시예 등의 핸드헬드 장치의 일부인 경우, 기초 기판(1722)은 마더보드 및 사용하는 동안 개인이 터치하는 부분 등의 외부 쉘(shell) 둘 다를 포함한다. 실시예에서, 코어리스 기판(1704)은 또한 도 17에 도시된 바와 같이 언더필 물질(1799)(예를 들어, 에폭시 언더필 물질)에 의해 기초 기판(1122)에 결합된다. 일 실시예에서, 언더필 물질 플로우를 제어하는 배리어의 포함을 위한 영역(1701)이 기초 기판(1722)에 제공된다.
외부 도전 콘택트(1732)의 어레이가 코어리스 기판(1704)의 랜드 측면(1706) 상에 배치된다. 실시예에서, 외부 도전 콘택트(1732)는 코어리스 기판(1704)을 기초 기판(1722)에 결합시킨다. 외부 도전 콘택트(1732)는 기초 기판(1722)과의 전기적 통신에 사용된다. 일 실시예에서, 외부 도전 콘택트(1732)의 어레이는 볼 그리드 어레이(BGA)이다. 솔더 마스크(1734)가 코어리스 기판(1704)의 랜드 측면(1706)을 형성하는 물질을 구성한다. 외부 도전 콘택트(1732)는 범프 본드 패드(1736) 상에 배치된다.
도 18은 본 발명의 실시예에 따른 컴퓨터 시스템(1800)의 개략도이다. 도시된 컴퓨터 시스템(1800)(또한 전자 시스템(1800)이라 함)은 본 개시물에 기재된 몇 개의 개시된 실시예 및 그 동등물 중의 임의의 것에 따라 언더필 물질 플로우를 제어하는 배리어를 갖는 패키지 기판을 구현할 수 있다. 컴퓨터 시스템(1800)은 넷북 컴퓨터 등의 모바일 장치일 수 있다. 컴퓨터 시스템(1800)은 무선 스마트폰 등의 모바일 장치일 수 있다. 컴퓨터 시스템(1800)은 데스크탑 컴퓨터일 수 있다. 컴퓨터 시스템(1800)은 핸드헬드 리더일 수 있다. 컴퓨터 시스템(1800)은 서버 시스템일 수 있다. 컴퓨터 시스템(1800)은 수퍼컴퓨터 또는 고성능 컴퓨팅 시스템일 수 있다.
실시예에서, 전자 시스템(1800)은 전자 시스템(1800)의 다양한 컴포넌트를 전기적으로 결합하는 시스템 버스(1820)를 포함하는 컴퓨터 시스템이다. 시스템 버스(1820)는 다양한 실시예에 따라 단일 버스 또는 버스의 임의의 조합일 수 있다. 전자 시스템(1800)은 집적 회로(1810)에 전력을 제공하는 전압원(1830)을 포함한다. 임의의 실시예에서, 전압원(1830)은 시스템 버스(1820)를 통해 집적 회로(1810)에 전류를 공급한다.
집적 회로(1810)는 시스템 버스(1820)에 전기적으로 결합되고 실시예에 따라 임의의 회로 또는 회로의 조합을 포함한다. 실시예에서, 집적 회로(1810)는 임의의 타입일 수 있는 프로세서(1812)를 포함한다. 여기에 사용될 때, 프로세서(1812)는, 이에 제한되지 않지만, 마이크로프로세서, 마이크로컨트롤러, 그래픽 프로세서, 디지털 신호 프로세서 또는 다른 프로세서 등의 임의의 타입의 회로를 의미한다. 실시예에서, 프로세서(1812)는 여기에 개시된 바와 같이 밀집한 멀티칩 패키지 배선을 위한 신뢰성있는 마이크로스트립 라우팅을 포함하거나 그와 결합된다. 실시예에서, SRAM 실시예가 프로세서의 메모리 캐시에서 발견된다. 집적 회로(1810)에 포함될 수 있는 다른 타입의 회로는 셀룰러 전화, 스마트폰, 페이저, 휴대용 컴퓨터, 양방향 라디오, 유사한 전자 시스템 또는 서버의 통신 회로 등의 무선 장치에 이용되는 통신 회로(1814) 등의 주문형(custom) 회로 또는 ASIC이다. 실시예에서, 집적 회로(1810)는 정적 랜덤 액세스 메모리(SRAM) 등의 온-다이(on-die) 메모리(1816)를 포함한다. 실시예에서, 집적 회로(1810)는 내장된 동적 랜덤 액세스 메모리(eDRAM) 등의 내장된 온-다이 메모리(1816)를 포함한다.
실시예에서, 집적 회로(1810)는 후속의 집적 회로(1811)로 보충된다. 유용한 실시예는 듀얼 프로세서(1813) 및 듀얼 통신 회로(1815) 및 SRAM 등의 듀얼 온-다이 메모리(1817)를 포함한다. 실시예에서, 듀얼 집적 회로(1810)는 eDRAM 등의 내장된 온-다이 메모리(1817)를 포함한다.
실시예에서, 전자 시스템(1800)은 또한 RAM 형태의 메인 메모리(1842) 등의 특정 애플리케이션에 적합한 하나 이상의 메모리 엘리먼트, 하나 이상의 하드 드라이브(1844), 및/또는 디스켓, 콤팩트 디스크(CD), DVD(digital variable disk), 플래시 메모리 드라이브 및 공지된 다른 이동식 매체 등의 이동식 매체(1846)를 처리하는 하나 이상 드라이브를 포함할 수 있는 외부 메모리(1840)를 포함한다. 외부 메모리(1840)는 또한 실시예에 따라 다이 스택 내의 제1 다이 등의 내장형 메모리(1848)일 수 있다.
실시예에서, 전자 시스템(1800)은 또한 디스플레이 장치(1850) 및 오디오 출력(1860)을 포함한다. 실시예에서, 전자 시스템(1800)은 키보드, 마우스, 트랙볼, 게임 컨트롤러, 마이크로폰, 음성 인식 장치 또는 정보를 전자 시스템(1800)에 입력하는 임의의 다른 입력 장치일 수 있는 컨트롤러(1870) 등의 입력 장치를 포함한다. 실시예에서, 입력 장치(1870)는 카메라이다. 실시예에서, 입력 장치(1870)는 디지털 사운드 레코더이다. 실시예에서, 입력 장치(1870)는 카메라 및 디지털 사운드 레코더이다.
여기에 도시된 바와 같이, 몇개의 개시된 실시예 및 그 동등물 중의 임의의 것에 따라 언더필 물질 플로우를 제어하는 배리어를 갖는 패키지 기판, 전자 시스템, 컴퓨터 시스템, 집적 회로를 제조하는 하나 이상의 방법, 및 다양한 실시예에서 기재된 몇 개의 개시된 실시예 및 이들의 공지된 동등물 중의 임의의 것에 따라 언더필 물질 플로우를 제어하는 배리어를 갖는 패키지 기판을 포함하는 전자 어셈블리를 제조하는 하나 이상의 방법을 포함하는 다수의 상이한 실시예에서, 집적 회로(1810)가 구현될 수 있다. 엘리먼트, 물질, 기하학구조, 치수, 동작의 시퀀스는 언더필 물질 플로우 실시예 및 그 동등물을 제어하는 배리어를 갖는 몇 개의 개시된 패키지 기판 중의 임의의 것에 따라 프로세서 장착 기판에 내장된 마이크로전자 다이에 대한 어레이 콘택트 카운트, 어레이 콘택트 구성을 포함하는 특정한 I/O 결합 요구사항에 적합하도록 변경될 수 있다. 기초 기판이 도 18에 도시된 대쉬 라인에 의해 표시된 바와 같이 포함될 수 있다. 수동 소자가 또한 도 18에 도시된 바와 같이 포함될 수 있다.
본 발명의 실시예는 반도체 패키지 내의 다이간 간격을 감소시키는 언더필 물질 플로우 제어 및 결과적인 반도체 패키지를 포함한다.
실시예에서, 반도체 장치는 복수의 도전 콘택트에 의해 공통 반도체 패키지 기판의 최상측 금속화층의 콘택트 패드에 결합된 집적 회로를 갖는 표면을 각각 갖는 제1 및 제2 반도체 다이를 포함하고, 제1 및 제2 반도체 다이는 간격만큼 분리된다. 배리어 구조물이 제1 반도체 다이와 공통 반도체 패키지 기판 사이에 배치되고 적어도 부분적으로 제1 반도체 다이 아래에 놓인다. 언더필 물질층이 제2 반도체 다이 및 배리어 구조물과 접촉하지만 제1 반도체 다이와는 접촉하지 않는다.
일 실시예에서, 배리어 구조물은 상기 공통 반도체 패키지 기판의 최상측 표면 상에 배치된 복수의 구리 트레이스를 포함한다.
일 실시예에서, 복수의 구리 트레이스는 V자형 패턴을 포함한다.
일 실시예에서, 배리어 구조물은 공통 반도체 패키지 기판의 최상측 표면 상에 배치된 패터닝된 잉크 구조물을 포함한다.
일 실시예에서, 제1 및 제2 반도체 다이를 분리하는 간격은 대략 100 마이크로미터이다.
일 실시예에서, 제1 반도체 다이는 메모리 다이이고, 제2 반도체 다이는, 이에 제한되지 않지만, 마이크로프로세서 다이 또는 시스템 온 칩(SoC) 다이와 같은 것이다.
일 실시예에서, 배리어 구조물은 언더필 물질층을 형성하는데 사용되는 언더필 물질의 플로우를 제한하는 복수의 슬롯을 포함한다.
일 실시예에서, 제1 및 제2 반도체 다이는 공통 반도체 패키지 기판 내에 배치된 EmIB(embedded interconnection bridge)에 의해 서로 전기적으로 결합된다.
실시예에서, 반도체 패키지는 간격만큼 떨어진 제1 및 제2 인접 반도체 다이를 포함한다. 실리콘 인터포저 구조물이 제1 및 제2 반도체 다이 아래에 배치되고 제1 및 제2 반도체 다이를 전기적으로 결합시킨다. 유기 패키지 기판이 실리콘 인터포저 구조물 아래에 배치되고 실리콘 인터포저 구조물에 전기적으로 결합된다. 유기 패키지 기판은 복수의 라우팅 층을 포함한다. 배리어 구조물이 제1 반도체 다이와 실리콘 인터포저 구조물 사이에 배치되고 적어도 부분적으로 상기 제1 반도체 다이 아래에 배치된다. 언더필 물질층이 제2 반도체 다이 및 배리어 구조물과 접촉하지만 제1 반도체 다이와는 접촉하지 않는다.
일 실시예에서, 배리어 구조물은 실리콘 인터포저 구조물의 최상측 표면 상에 배치된 복수의 구리 트레이스를 포함한다.
일 실시예에서, 복수의 구리 트레이스는 V자형 패턴을 포함한다.
일 실시예에서, 배리어 구조물은 실리콘 인터포저 구조물의 최상측 표면 상에 배치된 패터닝된 잉크 구조물을 포함한다.
일 실시예에서, 제1 및 제2 반도체 다이를 분리하는 간격은 대략 100 마이크로미터이다.
일 실시예에서, 제1 반도체 다이는 메모리 다이이고, 제2 반도체 다이는, 이에 제한되지 않지만, 마이크로프로세서 다이 또는 시스템 온 칩(SoC) 다이 중의 하나이다.
일 실시예에서, 배리어 구조물은 언더필 물질층을 형성하는데 사용되는 언더필 물질의 플로우를 제한하는 복수의 슬롯을 포함한다.
일 실시예에서, 반도체 패키지는 유기 패키지 기판 및 실리콘 인터포저 구조물 사이에 배치된 제2 배리어 구조물을 더 포함한다.
실시예에서, BBUL(bumpless build-up layer) 반도체 장치는 후면 및 장치 측면을 갖는 반도체 다이를 포함한다. 코어리스 기판은 랜드 측면 및 다이 측면을 포함하고, 반도체 다이는 상기 코어리스 기판에 내장된다. 반도체 다이의 후면은 코어리스 기판의 다이 측면에 대향하고, 반도체 다이의 장치 측면은 상기 코어리스 기판의 랜드 측면에 대향한다. 기초 기판이 포함된다. 외부 도전 콘택트의 어레이가 코어리스 기판의 랜드 측면 상에 배치되고 코어리스 기판을 기초 기판에 전기적으로 결합시킨다. 배리어 구조물이 반도체 다이와 이 반도체 다이에 근접한 기초 기판 사이에 배치된다. 언더필 물질층이 코어리스 기판의 랜드 측면과 기초 기판 사이에 배치되고 상기 복수의 외부 도전 콘택트를 둘러싼다. 언더필 물질층은 상기 배리어 구조물과 접촉한다.
일 실시예에서, 배리어 구조물은 기초 기판의 최상측 표면 상에 배치된 복수의 구리 트레이스를 포함한다.
일 실시예에서, 복수의 구리 트레이스는 V자형 패턴을 포함한다.
일 실시예에서, 배리어 구조물은 기초 기판의 최상측 표면 상에 배치된 패터닝된 잉크 구조물을 포함한다.
일 실시예에서, 배리어 구조물은 언더필 물질층을 형성하는데 사용되는 언더필 물질의 플로우를 제한하는 복수의 슬롯을 포함한다.

Claims (24)

  1. 복수의 도전 콘택트에 의해 공통 반도체 패키지 기판의 최상측 금속화층의 콘택트 패드에 결합된 집적 회로를 상부에 갖는 표면을 각각 갖는 제1 및 제2 반도체 다이 - 상기 제1 및 제2 반도체 다이는 간격만큼 분리됨 -;
    상기 제1 반도체 다이와 상기 공통 반도체 패키지 기판 사이에 배치되고 적어도 부분적으로 상기 제1 반도체 다이 아래에 놓인 배리어 구조물; 및
    상기 제2 반도체 다이 및 상기 배리어 구조물과 접촉하지만 상기 제1 반도체 다이와는 접촉하지 않는 언더필 물질층
    을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 배리어 구조물은 상기 공통 반도체 패키지 기판의 최상측 표면 상에 배치된 복수의 구리 트레이스를 포함하는 반도체 장치.
  3. 제2항에 있어서, 상기 복수의 구리 트레이스는 V자형 패턴을 포함하는 반도체 장치.
  4. 제1항에 있어서, 상기 배리어 구조물은 상기 공통 반도체 패키지 기판의 최상측 표면 상에 배치된 패터닝된 잉크 구조물을 포함하는 반도체 장치.
  5. 제1항에 있어서, 상기 제1 및 제2 반도체 다이를 분리하는 간격은 대략 100 마이크로미터인 반도체 장치.
  6. 제1항에 있어서, 상기 제1 반도체 다이는 메모리 다이이고, 상기 제2 반도체 다이는 마이크로프로세서 다이 및 시스템 온 칩(SoC) 다이로부터 선택된 것인 반도체 장치.
  7. 제1항에 있어서, 상기 배리어 구조물은 상기 언더필 물질층을 형성하는데 사용되는 언더필 물질의 플로우를 제한하는 복수의 슬롯을 포함하는 반도체 장치.
  8. 제1항에 있어서, 상기 제1 및 제2 반도체 다이는 상기 공통 반도체 패키지 기판 내에 배치된 EmIB(embedded interconnection bridge)에 의해 서로 전기적으로 결합되는 반도체 장치.
  9. 제1항에 있어서, 상기 배리어 구조물은 상기 언더필 물질층의 잉여 부분에 대한 복수의 런어웨이(runaway) 트레이스를 포함하는 반도체 장치.
  10. 간격만큼 떨어진 제1 및 제2 인접 반도체 다이;
    상기 제1 및 제2 반도체 다이 아래에 배치되고 상기 제1 및 제2 반도체 다이를 전기적으로 결합시키는 실리콘 인터포저 구조물;
    상기 실리콘 인터포저 구조물 아래에 배치되고 상기 실리콘 인터포저 구조물에 전기적으로 결합된 유기 패키지 기판 - 상기 유기 패키지 기판은 복수의 라우팅 층을 내부에 포함함 -;
    상기 제1 반도체 다이와 상기 실리콘 인터포저 구조물 사이에 배치되고 적어도 부분적으로 상기 제1 반도체 다이 아래에 배치된 배리어 구조물; 및
    상기 제2 반도체 다이 및 상기 배리어 구조물과 접촉하지만 상기 제1 반도체 다이와는 접촉하지 않는 언더필 물질층
    을 포함하는 반도체 패키지.
  11. 제10항에 있어서, 상기 배리어 구조물은 상기 실리콘 인터포저 구조물의 최상측 표면 상에 배치된 복수의 구리 트레이스를 포함하는 반도체 패키지.
  12. 제11항에 있어서, 상기 복수의 구리 트레이스는 V자형 패턴을 포함하는 반도체 패키지.
  13. 제10항에 있어서, 상기 배리어 구조물은 상기 실리콘 인터포저 구조물의 최상측 표면 상에 배치된 패터닝된 잉크 구조물을 포함하는 반도체 패키지.
  14. 제10항에 있어서, 상기 제1 및 제2 반도체 다이를 분리하는 간격은 대략 100 마이크로미터인 반도체 패키지.
  15. 제10항에 있어서, 상기 제1 반도체 다이는 메모리 다이이고, 상기 제2 반도체 다이는 마이크로프로세서 다이 및 시스템 온 칩(SoC) 다이로부터 선택된 것인 반도체 패키지.
  16. 제10항에 있어서, 상기 배리어 구조물은 상기 언더필 물질층을 형성하는데 사용되는 언더필 물질의 플로우를 제한하는 복수의 슬롯을 포함하는 반도체 패키지.
  17. 제10항에 있어서, 상기 유기 패키지 기판과 상기 실리콘 인터포저 구조물 사이에 배치된 제2 배리어 구조물을 더 포함하는 반도체 패키지.
  18. 제10항에 있어서, 상기 배리어 구조물은 상기 언더필 물질층의 잉여 부분에 대한 복수의 런어웨이 트레이스를 포함하는 반도체 패키지.
  19. 후면 및 장치 측면을 갖는 반도체 다이;
    랜드 측면 및 다이 측면을 포함하는 코어리스 기판 - 상기 반도체 다이는 상기 코어리스 기판에 내장(embed)되고, 상기 반도체 다이의 후면은 상기 코어리스 기판의 다이 측면에 대향하고, 상기 반도체 다이의 장치 측면은 상기 코어리스 기판의 랜드 측면에 대향함 -;
    기초 기판;
    상기 코어리스 기판의 랜드 측면 상에 배치되고 상기 코어리스 기판을 상기 기초 기판에 전기적으로 결합시키는 외부 도전 콘택트의 어레이;
    상기 반도체 다이와 상기 반도체 다이에 근접한 기초 기판 사이에 배치된 배리어 구조물; 및
    상기 코어리스 기판의 랜드 측면과 상기 기초 기판 사이에 배치되고 상기 복수의 외부 도전 콘택트를 둘러싸는 언더필 물질층 - 상기 언더필 물질층은 상기 배리어 구조물과 접촉함 -
    을 포함하는 BBUL(bumpless build-up layer) 반도체 장치.
  20. 제19항에 있어서, 상기 배리어 구조물은 상기 기초 기판의 최상측 표면 상에 배치된 복수의 구리 트레이스를 포함하는 BBUL 반도체 장치.
  21. 제20항에 있어서, 상기 복수의 구리 트레이스는 V자형 패턴을 포함하는 BBUL 반도체 장치.
  22. 제19항에 있어서, 상기 배리어 구조물은 상기 기초 기판의 최상측 표면 상에 배치된 패터닝된 잉크 구조물을 포함하는 BBUL 반도체 장치.
  23. 제19항에 있어서, 상기 배리어 구조물은 상기 언더필 물질층을 형성하는데 사용되는 언더필 물질의 플로우를 제한하는 복수의 슬롯을 포함하는 BBUL 반도체 장치.
  24. 제19항에 있어서, 상기 배리어 구조물은 상기 언더필 물질층의 잉여 부분에 대한 복수의 런어웨이 트레이스를 포함하는 BBUL 반도체 장치.
KR1020140079125A 2013-06-28 2014-06-26 반도체 패키지 내의 다이간 간격을 감소시키는 언더필 물질 플로우 제어 KR101645507B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/930,082 US10192810B2 (en) 2013-06-28 2013-06-28 Underfill material flow control for reduced die-to-die spacing in semiconductor packages
US13/930,082 2013-06-28

Publications (2)

Publication Number Publication Date
KR20150002518A true KR20150002518A (ko) 2015-01-07
KR101645507B1 KR101645507B1 (ko) 2016-08-05

Family

ID=52017525

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140079125A KR101645507B1 (ko) 2013-06-28 2014-06-26 반도체 패키지 내의 다이간 간격을 감소시키는 언더필 물질 플로우 제어

Country Status (4)

Country Link
US (2) US10192810B2 (ko)
KR (1) KR101645507B1 (ko)
CN (1) CN104253115B (ko)
DE (1) DE102014108992B4 (ko)

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9147663B2 (en) * 2013-05-28 2015-09-29 Intel Corporation Bridge interconnection with layered interconnect structures
US9633869B2 (en) * 2013-08-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with interposers and methods for forming the same
US9711474B2 (en) * 2014-09-24 2017-07-18 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure with polymeric layer and manufacturing method thereof
US10074630B2 (en) * 2015-04-14 2018-09-11 Amkor Technology, Inc. Semiconductor package with high routing density patch
US9595494B2 (en) 2015-05-04 2017-03-14 Qualcomm Incorporated Semiconductor package with high density die to die connection and method of making the same
US9570142B2 (en) 2015-05-18 2017-02-14 Micron Technology, Inc. Apparatus having dice to perorm refresh operations
US10192840B2 (en) 2015-09-25 2019-01-29 Intel Corporation Ball pad with a plurality of lobes
DE112015007216T5 (de) * 2015-12-22 2018-09-13 Intel Corporation Elektronische Baugruppen mit einer Brücke
US10950550B2 (en) 2015-12-22 2021-03-16 Intel Corporation Semiconductor package with through bridge die connections
US10886228B2 (en) * 2015-12-23 2021-01-05 Intel Corporation Improving size and efficiency of dies
US20170287838A1 (en) * 2016-04-02 2017-10-05 Intel Corporation Electrical interconnect bridge
KR102509048B1 (ko) 2016-04-26 2023-03-10 에스케이하이닉스 주식회사 반도체 패키지
US10276403B2 (en) * 2016-06-15 2019-04-30 Avago Technologies International Sales Pe. Limited High density redistribution layer (RDL) interconnect bridge using a reconstituted wafer
US10170428B2 (en) * 2016-06-29 2019-01-01 Intel Corporation Cavity generation for embedded interconnect bridges utilizing temporary structures
KR102632563B1 (ko) 2016-08-05 2024-02-02 삼성전자주식회사 반도체 패키지
US11277922B2 (en) 2016-10-06 2022-03-15 Advanced Micro Devices, Inc. Circuit board with bridge chiplets
US10811334B2 (en) * 2016-11-26 2020-10-20 Texas Instruments Incorporated Integrated circuit nanoparticle thermal routing structure in interconnect region
US10445278B2 (en) 2016-12-28 2019-10-15 Intel Corporation Interface bridge between integrated circuit die
US10403599B2 (en) * 2017-04-27 2019-09-03 Invensas Corporation Embedded organic interposers for high bandwidth
US10622311B2 (en) * 2017-08-10 2020-04-14 International Business Machines Corporation High-density interconnecting adhesive tape
US10510721B2 (en) 2017-08-11 2019-12-17 Advanced Micro Devices, Inc. Molded chip combination
WO2019054998A1 (en) * 2017-09-13 2019-03-21 Intel Corporation ACTIVE SILICON BRIDGE
DE112017008093T5 (de) * 2017-09-25 2020-07-02 Intel Corporation Monolithische chip-stapelung unter verwendung eines dies mit doppelseitigen verbindungsschichten
CN111052364A (zh) 2017-09-29 2020-04-21 英特尔公司 具有嵌入式互连的半导体封装
US10163798B1 (en) * 2017-12-22 2018-12-25 Intel Corporation Embedded multi-die interconnect bridge packages with lithotgraphically formed bumps and methods of assembling same
JP7015691B2 (ja) * 2017-12-27 2022-02-03 新光電気工業株式会社 半導体装置
JP7236807B2 (ja) 2018-01-25 2023-03-10 浜松ホトニクス株式会社 半導体装置、及び半導体装置の製造方法
US11195805B2 (en) * 2018-03-30 2021-12-07 Intel Corporation Capacitor die embedded in package substrate for providing capacitance to surface mounted die
US10593628B2 (en) 2018-04-24 2020-03-17 Advanced Micro Devices, Inc. Molded die last chip combination
US10593620B2 (en) 2018-04-27 2020-03-17 Advanced Micro Devices, Inc. Fan-out package with multi-layer redistribution layer structure
US10672712B2 (en) 2018-07-30 2020-06-02 Advanced Micro Devices, Inc. Multi-RDL structure packages and methods of fabricating the same
US11393758B2 (en) * 2018-09-12 2022-07-19 Intel Corporation Power delivery for embedded interconnect bridge devices and methods
MY202246A (en) * 2018-10-22 2024-04-19 Intel Corp Devices and methods for signal integrity protection technique
CN111372369B (zh) 2018-12-25 2023-07-07 奥特斯科技(重庆)有限公司 具有部件屏蔽的部件承载件及其制造方法
US11557541B2 (en) * 2018-12-28 2023-01-17 Intel Corporation Interconnect architecture with silicon interposer and EMIB
US10971455B2 (en) * 2019-05-01 2021-04-06 Qualcomm Incorporated Ground shield plane for ball grid array (BGA) package
US10923430B2 (en) 2019-06-30 2021-02-16 Advanced Micro Devices, Inc. High density cross link die with polymer routing layer
US11367628B2 (en) 2019-07-16 2022-06-21 Advanced Micro Devices, Inc. Molded chip package with anchor structures
US11742301B2 (en) 2019-08-19 2023-08-29 Advanced Micro Devices, Inc. Fan-out package with reinforcing rivets
TW202111907A (zh) 2019-09-05 2021-03-16 力成科技股份有限公司 以矽中介層作為互連橋的封裝晶片結構
US11728282B2 (en) * 2019-10-17 2023-08-15 Advanced Semiconductor Engineering, Inc. Package structure, assembly structure and method for manufacturing the same
US20210375845A1 (en) * 2020-05-27 2021-12-02 Qualcomm Incorporated Package cavity for enhanced device performance with an integrated passive device
US11424213B2 (en) * 2020-09-10 2022-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure including a first surface mount component and a second surface mount component and method of fabricating the semiconductor structure
US11404379B2 (en) 2020-11-17 2022-08-02 International Business Machines Corporation Structure and method for bridge chip assembly with capillary underfill
US11488944B2 (en) 2021-01-25 2022-11-01 Google Llc Integrated circuit package for high bandwidth memory
CN113066732B (zh) * 2021-03-15 2024-04-09 浙江毫微米科技有限公司 一种集成电路结构的形成方法
US11594491B2 (en) 2021-04-30 2023-02-28 Qualcomm Incorporated Multi-die interconnect
US11791270B2 (en) 2021-05-10 2023-10-17 International Business Machines Corporation Direct bonded heterogeneous integration silicon bridge
US11830819B2 (en) * 2021-06-24 2023-11-28 Qualcomm Incorporated Package comprising integrated devices and bridge coupling top sides of integrated devices
US20230035627A1 (en) * 2021-07-27 2023-02-02 Qualcomm Incorporated Split die integrated circuit (ic) packages employing die-to-die (d2d) connections in die-substrate standoff cavity, and related fabrication methods
US11791207B2 (en) 2021-08-13 2023-10-17 Deca Technologies Usa, Inc. Unit specific variable or adaptive metal fill and system and method for the same
US11804413B1 (en) * 2022-08-29 2023-10-31 Intel Corporation Product design for test to enable electrical non-destructive test for measuring multi-chip interconnect defects
CN115662959B (zh) * 2022-12-26 2023-09-26 长电集成电路(绍兴)有限公司 一种芯片封装结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080001310A1 (en) * 2006-06-30 2008-01-03 Sathe Ajit V Multiple-dice packages with controlled underfill and methods of manufacture
KR20120059130A (ko) * 2010-11-30 2012-06-08 삼성전기주식회사 인쇄회로기판 어레이 및 이를 이용한 인쇄회로기판 플립칩 제조방법
KR20130024695A (ko) * 2011-08-30 2013-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 구조물에 대한 다이간 갭 제어 및 방법

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7573136B2 (en) 2002-06-27 2009-08-11 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor device components
JP4056854B2 (ja) 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
CN100446205C (zh) * 2004-03-29 2008-12-24 日本电气株式会社 半导体装置和其制造方法
JP4581768B2 (ja) 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
JP4740765B2 (ja) * 2006-02-24 2011-08-03 エルピーダメモリ株式会社 半導体装置及びその製造方法
US8081484B2 (en) 2006-11-30 2011-12-20 Cisco Technology, Inc. Method and apparatus for supporting a computer chip on a printed circuit board assembly
JP5211493B2 (ja) * 2007-01-30 2013-06-12 富士通セミコンダクター株式会社 配線基板及び半導体装置
JP4438006B2 (ja) * 2007-03-30 2010-03-24 Ｏｋｉセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
JP2008283004A (ja) 2007-05-11 2008-11-20 Matsushita Electric Ind Co Ltd 半導体装置
US8217514B2 (en) 2008-04-07 2012-07-10 Stats Chippac Ltd. Integrated circuit packaging system with warpage control system and method of manufacture thereof
KR101481577B1 (ko) * 2008-09-29 2015-01-13 삼성전자주식회사 잉크 젯 방식의 댐을 구비하는 반도체 패키지 및 그 제조방법
JP5350745B2 (ja) * 2008-10-21 2013-11-27 新光電気工業株式会社 配線基板
US8350383B2 (en) * 2009-07-16 2013-01-08 International Business Machines Corporation IC chip package having IC chip with overhang and/or BGA blocking underfill material flow and related methods
US8399300B2 (en) * 2010-04-27 2013-03-19 Stats Chippac, Ltd. Semiconductor device and method of forming adjacent channel and DAM material around die attach area of substrate to control outward flow of underfill material
US8691626B2 (en) 2010-09-09 2014-04-08 Advanced Micro Devices, Inc. Semiconductor chip device with underfill
US8597982B2 (en) 2011-10-31 2013-12-03 Nordson Corporation Methods of fabricating electronics assemblies
US8633588B2 (en) * 2011-12-21 2014-01-21 Mediatek Inc. Semiconductor package
US20130181359A1 (en) * 2012-01-13 2013-07-18 TW Semiconductor Manufacturing Company, Ltd. Methods and Apparatus for Thinner Package on Package Structures
US8704353B2 (en) * 2012-03-30 2014-04-22 Advanced Micro Devices, Inc. Thermal management of stacked semiconductor chips with electrically non-functional interconnects
US8581406B1 (en) * 2012-04-20 2013-11-12 Raytheon Company Flip chip mounted monolithic microwave integrated circuit (MMIC) structure
US8872326B2 (en) * 2012-08-29 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional (3D) fan-out packaging mechanisms
US8895365B2 (en) * 2012-08-31 2014-11-25 Intel Corporation Techniques and configurations for surface treatment of an integrated circuit substrate
US9620413B2 (en) * 2012-10-02 2017-04-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier in semiconductor packaging
US9355924B2 (en) * 2012-10-30 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit underfill scheme
US9627229B2 (en) * 2013-06-27 2017-04-18 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming trench and disposing semiconductor die over substrate to control outward flow of underfill material

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080001310A1 (en) * 2006-06-30 2008-01-03 Sathe Ajit V Multiple-dice packages with controlled underfill and methods of manufacture
KR20120059130A (ko) * 2010-11-30 2012-06-08 삼성전기주식회사 인쇄회로기판 어레이 및 이를 이용한 인쇄회로기판 플립칩 제조방법
KR20130024695A (ko) * 2011-08-30 2013-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 구조물에 대한 다이간 갭 제어 및 방법

Also Published As

Publication number Publication date
US20150001717A1 (en) 2015-01-01
DE102014108992A1 (de) 2014-12-31
CN104253115B (zh) 2018-09-11
US10192810B2 (en) 2019-01-29
US20190148268A1 (en) 2019-05-16
KR101645507B1 (ko) 2016-08-05
DE102014108992B4 (de) 2023-05-04
CN104253115A (zh) 2014-12-31
US11854945B2 (en) 2023-12-26

Similar Documents

Publication Publication Date Title
KR101645507B1 (ko) 반도체 패키지 내의 다이간 간격을 감소시키는 언더필 물질 플로우 제어
US9607947B2 (en) Reliable microstrip routing for electronics components
US11289451B2 (en) Semiconductor package with high routing density patch
KR101923659B1 (ko) 반도체 패키지 구조체, 및 그 제조 방법
US10090277B2 (en) 3D integrated circuit package with through-mold first level interconnects
TWI509769B (zh) 堆疊式封裝裝置及成型一堆疊式封裝裝置之方法
US10381326B2 (en) Structure and method for integrated circuits packaging with increased density
TWI415244B (zh) 半導體裝置及其製造方法
TWI631676B (zh) 電子封裝件及其製法
EP3035383A1 (en) Semiconductor package assembly
US11088109B2 (en) Packages with multi-thermal interface materials and methods of fabricating the same
KR102192014B1 (ko) 다중-칩 모듈을 포함한 전자 카드
US11984440B2 (en) Semiconductor devices, semiconductor device packages, electronic systems including same, and related methods
CN108074905B (zh) 电子装置及其制法与基板结构
US20220165635A1 (en) Semiconductor package and method of manufacturing semiconductor package
US20210066148A1 (en) Semiconductor package
TW201642428A (zh) 矽中介層與其製作方法
US20230187424A1 (en) Fan-out semiconductor package
US20220319944A1 (en) Semiconductor package and method of manufacturing semiconductor package
KR20090114492A (ko) 반도체 장치 및 그 제조 방법
KR20240090048A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right